JP4804610B2 - 増加したチャネル幅を有するパワーｍｏｓ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、増加したチャネルを有するパワーＭＯＳ装置及びその製造方法に関する。
【０００２】
【従来の技術】
電池を電源とする携帯型電子通信装置の近年の増加により、効率よく電力を運用する低電圧、低オン抵抗のパワーＭＯＳＦＥＴｓの需要が増えている。低電圧ＭＯＳＦＥＴｓにおいて、チャネル抵抗が、全オン抵抗の大部分を占めている。このため、チャネル抵抗を低下させることで、結果としてオン抵抗が小さくなることになる。
【０００３】
図１は、従来のデバイス１００を示す概略図である。デバイス１００は、ドープした上側層１０２を有する基体１０１の上にプラナＤＭＯＳストライプ構造を有する。上側層１０２は、ドープしたＰウエル領域１０３と、重くドープしたＮ＋ソース領域１０４とを具える。上側層１０２の上側表面１０５上にはゲート領域１０６が形成されており、このゲート領域１０６は絶縁層１０７と導電層１０８を具える。
【０００４】
【発明が解決しようとする課題】
公知のデバイス１００においてチャネル抵抗を減らす一つの方法は、ゲート領域１０６の下の層１０２の領域１０９のチャネル密度を増やすことである。しかし、チャネル密度を増加させることは、デバイスのジオメトリの減少、及び／又は、設備及び技術を制限するような製造工程の変更を余儀なくする。本発明は、パワーデバイスにおけるオン抵抗を小さくするにあたり、チャネル密度を増加させるアプローチに代わる手段を提供することである。
【０００５】
【課題を解決するための手段】
本発明の増加したチャネル幅を有するパワーＭＯＳ装置は、半導体基体と、前記基体に設けられた第１導電型にドープした上側層であって、前記第１導電型と逆の第２導電型にドープした複数のウエル領域を有する上側層と、前記上側層のエッチングした上側表面に設けた第１導電型の重くドープした複数のソース領域とを具え、前記エッチングした上側表面が前記ソース領域に横たわって設けた平行な波形部分（Parallel Corrugation）を具えるパワーＭＯＳ装置において、ゲートが第１のソース領域と隣接する第２のソース領域とを分離し、絶縁層と導電材料とを具えているため、前記波形部分により前記ウエル領域、ソース領域及びゲート領域の下のチャネルの幅を増加することを特徴とする。
【０００６】
本発明はまた、増加したチャネル幅を有するパワーＭＯＳ装置の製造方法であって、当該方法が、上側表面を有し、第１導電型にドープした上側層を具える半導体基体を提供し、前記上側表面上にストライプマスクを形成し、前記上側表面を選択的にエッチングする工程を具え、前記上側表面が複数の平行な波形部分を具え、前記ストライプマスクを除去し、前記波形の表面上に絶縁層を形成し、前記絶縁層上に導電層を形成し、これらの絶縁層及び導電層が前記上側表面の前記波形部分に横たわって設けられた波形のゲートを構成し、第１導電型と逆の第２導電型ドーパントを前記波形表面に注入してドープしたウエル領域を前記上側層に形成し、前記第１導電型のドーパントを前記ゲートに隣接する前記波形表面部分に注入して重くドープした表面領域を前記上側層内に形成することを特徴とする。
【０００７】
好適には、本発明は、増加したチャネル幅を有するパワーＭＯＳデバイスに関し、このデバイスは半導体基体とこの基体上に設けた第１導電型のドープした上側層とを具える。上側層は、ソース領域に横たわって設けた平行な波形部分を具える上側層のエッチングされた上側表面に第１導電型と逆の第２導電型の複数のドープしたウエル領域と、第１導電型の複数の重くドープしたソース領域とを具える。一のソース領域を他のソース領域から分離するゲートは、絶縁層と導電層を具える。波形部分がゲートの下のチャネル幅を増加させる。
【０００８】
好適には、本発明は、第１導電型にドープした上側層を有する半導体基体上に増加したチャネル幅を有するパワーＭＯＳ装置の形成する方法に関する。ストライプマスクを前記上側層の上側表面上に形成して、上側表面を選択的にエッチングして複数の平行な波形部分を具える波形表面を形成する。前記ストライプマスクを除去後に、絶縁層を波形表面に形成し、重なる該絶縁層の上に導電層を形成して、波形ゲート領域を具える絶縁層と導電層が上側表面の平行な波形部分を横たわって形成される。第１導電型と逆の第２導電型ドーパントを注入して、上側層内にドープしたウエル領域を形成し、第１導電型のドーパントをゲートに隣接する波形表面部分に注入して、上側層内に重くドープしたソース領域を形成する。
【０００９】
ゲート形成の代替方法では、上側層をエッチングして上側表面の波形部分にほぼ対応する平行な波形部分を具えるフロアを有するゲートトレンチを形成する。トレンチのフロアとサイドウォールを、絶縁層でライニングし、次いでトレンチを導電材料で実質的に充填してゲートトレンチを形成する。第１導電型のドーパントをゲート領域に隣接する波形表面部分に注入し、それによって上側層内に重くドープしたソース領域を形成する。
【００１０】
本発明は、デバイスのジオメトリを減らすことなくパワーＭＯＳ装置のチャネル幅を増加させる手段を提供する。チャネル幅は、その上にあるゲート領域が波形表面を有する結果増加する。
【００１１】
【発明の実施の形態】
以下に本発明の実施の形態を添付の図面を参照して説明する。
チャネルとなる表面エリアを増加させる波形シリコン表面の配列を図２（ａ）に示す。基体１０１は、上側層１０２を具える。この上側層の上側表面２０１は平坦平行部分２０３と傾斜部分２０４とを交互に配置することによって規定される平行な波形部分２０２を具える。横方向の所定の範囲において、交互に配置した平行部分２０３と傾斜部分２０４とを有する表面２０１の全幅は、図１に示す平坦な表面１０５の幅よりも大きい。
【００１２】
図２（ｂ）は、デバイス２００を図１に示す従来のデバイス１００のように示す図である。デバイス２００は、ドープした上側層１０２を有する基体１０１に形成され、上側層１０２は、Ｐウエル領域１０３と重くドープしたＮ＋ソース領域１０４とを具える。基体１０１はモノクリスタルシリコンのような半導体材料層を具え、ドープした上側層１０２はエピタキシャル層であってもよい。上側層１０２とソース領域１０４はＮ導電型として、ウエル領域１０３はＰ導電型として示されているが、Ｐ型とＮ型、Ｎ型とＰ型のように導電型は逆であってもよい。
【００１３】
図２（ｂ）はまた、上側表面２０１を示しており、上側表面２０１は、平坦な平行部分２０３と傾斜部分２０４とを交互に配置することによって規定される平行な波形部分２０２を具える。隣接するソース領域１０４の間にまたがって設けられたゲート２０５は、絶縁層２０６と、その上にある導電層２０７とを具え、波形上側表面２０１上に形成されている。ウエル領域１０３、ソース領域１０４及びゲート層２０６と２０７はすべて上側表面２０１と同じ形をしている。
【００１４】
図３（ａ）〜（ｅ）に、パワーＭＯＳ装置の製造方法を示す。図３（ａ）に示すように、ストライプマスクＳＭを基体１０１の上側層１０２上に形成する。マスクされた上側層１０２を選択的にエッチングすることによって、平坦な平行部分２０３と傾斜部分２０４とを交互に配置することによって規定される平行な波形部分２０２が形成される。
【００１５】
例えば、カーライルその他（Carlile）の「制御可能なサイドウォール角を有するシリコンのトレンチエッチング（Trench Etches in Silicon with controllable Sidewall Angles）」、ジェイ．エレクトロケム．ソサエティ（J. Electrochem. Soc.）の「固体状態の科学技術（SOLID-STATE SCIENCE AND TECHNOLOGY）」、１９８８年発行の２０５８〜２０６４ページに示されているように、層１０２のエッチングは高さｈとエッチング角θの波形部分２０２を形成するように制御される。水酸化カリウムプロパノールやエチレンジアミン−ピロカテコール混合物を反応物として使用するシリコンの非等方性エッチングが、ビーン「選択装置に関するアメリカ電気・電子通信学会会報（IEEE TRANSACTIONS ON ELECTION DEVICES）」、１９７８年Ｖｏｌ．ＥＤ−２５、Ｎｏ．１０の１８５〜１１９３ページに示されている。
【００１６】
図３（ｃ）は、図３（ｂ）のＡ−Ａ’線における断面図であり、ストライプマスクＳＭを除去し、ゲート２０５を上側層１０２上に波形部分２０２を横切って形成した後の図である。図３（ｄ）は、図３（ｃ）のＢ−Ｂ’線における断面図であり、ゲート２０５を構成する絶縁層２０６と導電層２０７を示す。層２０６及び２０７は共に波形部分２０２と同じ形をしている。
【００１７】
図３（ｅ）は、図３（ｄ）のＣ−Ｃ’線における断面図であり、ホウ素などのドーパントを上側層１０２へ注入して、Ｐウエル領域１０３を形成し、砒素やリンなどのドーパントをゲート２０５に隣接する層１０２に注入してＮ＋ソース領域１０４を形成した後の状態を示す。図３（ａ）〜（ｅ）に示すマスキング、ドーピング他、一連の製造工程における変形例は、本発明の範囲内に含まれる。
【００１８】
図４は、従来のデバイス１００に比較して本発明のデバイス２００によって得られたチャネル幅の増加を示す；
【００１９】
図４に示すように、デバイス１００と比較したデバイス２００のチャネル幅の増加は（ｗ’−ｗ）／ｗであり、波形部分の平坦部分と傾斜部分の間で測定される波形部分の幅の比率（ｈ／ｗ）及びエッチング角θに依存している。所定の高さｈでａ１＝ａ２＝ａ３＝ａ４＝ａ５の場合、エッチング角θが４５°であれば、デバイス１００と比較してデバイス２００のチャネル幅はおよそ１７％増加する。エッチング角θが６０°であれば、他の状態が一定であれば、チャネル幅により大きな改良があり、およそ４０％増加する。チャネル幅の増加に伴って、これに対応するオン抵抗が減少する。本発明のこれらの利点は、水平チャネルＭＯＳＦＥＴ及び垂直チャネルＭＯＳＦＥＴの双方に適用可能である。
【００２０】
図５（ａ）は、半導体ウエハ５０１を示しており、ウエハ５０１はドープした上側層５０３を有する基体５０２を具える。上側層５０３内にはドープしたＰウエル領域５０４と重くドープしたＮ＋ソース領域５０５が形成されている。ウエハの上側表面５０６は、平坦平行部分５０７と傾斜部分５０８とを交互に配置して規定した波形部分を具える。ゲートトレンチ５０９が、表面５０６にエッチングされており、このゲートトレンチは上側表面５０６の波形部分に対応する波形部分を具える。
【００２１】
図５（ｂ）及び（ｃ）は、図５（ａ）に示す本発明のトレンチゲートＭＯＳＦＥＴ５００のＡ−Ａ’線、Ｂ−Ｂ’線における各断面図を示す。図５（ａ）に示す特徴に加えて、図５（ｂ）及び（ｃ）に示すデバイス５００は、ゲートトレンチ５０９をライニングする絶縁層５１１を具える。このトレンチ５０９は導電材料５１２で実質的に満たされている。図５（ｂ）及び（ｃ）は、トレンチ５０９のフロアの対応する部分５１３ａ及び５１３ｂの深さの変化と、波形表面５０６の平行部分５０６ａ及び５０６ｂの高さの変化を示す。
【００２２】
増加したチャネル幅を有するパワーＭＯＳ装置は、半導体基体と、基体上に設けられた第１導電型にドープした上側層とを具える。上側層はエッチングされた上側表面に、第１導電型と逆の第２導電型にドープした複数のウエル領域と、第１導電型に重くドープした複数のソース領域とを具えており、この上側層は、ソース領域に横たわって設けられた平行な波形部分を具える。一の領域と他の領域とを分離するゲートは、絶縁層と導電材料層を具える。波形部分が、ゲート領域、ウエル領域及びソース領域の下のチャネルの幅を増加させる。第１導電型にドープした上側層を有する半導体基体上に増加したチャネル幅を有するパワーＭＯＳ装置の製造方法において、ストライプマスクを上側層の上側表面に形成し、この上側表面を、選択的にエッチングして複数の平行な波形部分を具える波形表面を形成する。ストライプマスクの除去に次いで、絶縁層を波形表面上に形成し、この絶縁層上に導電層を形成し、これらの絶縁層及び導電層で上側表面の平行な波形部分に横たわって設けた波形ゲート領域を構成する。第１導電型と逆の第２導電型のドーパントを注入して、上側層内にドープしたウエル領域を形成し、第１導電型のドーパントを、ゲートに隣接する波形表面部分に注入して、上側層内に重くドープしたソース領域を形成する。
【図面の簡単な説明】
【図１】 図１は、プラナＤＭＯＳ構造を有する従来の装置を示す斜視図である。
【図２】 図２（ａ）は半導体ウエハの波形エッチングした上側表面を示す斜視図であり、図２（ｂ）は本発明の増加したチャネル幅を有するパワーＤＭＯＳ装置を示す斜視図である。
【図３】 図３（ａ）〜（ｅ）は、本発明のパワーＭＯＳ装置の製造工程を示す図である。
【図４】 図４は、従来の装置と比較した本発明の装置によって提供されるチャネル幅の改良を示す図である。
【図５】 図５は、本発明のトレンチパワーＭＯＳ装置を製造するための波形上側表面とゲートトレンチを有する半導体ウエハの斜視図である。図５（ｂ）及び図５（ｃ）は、図５（ａ）に示すウエハにおいて形成されるトレンチゲート装置の断面図である。
【符号の説明】
１００、２００ デバイス
１０１、５０２ 基体
１０２、５０３ 上側層
１０３、５０４ Ｐウエル領域
１０４、５０５ Ｎ＋ソース領域
１０５、２０１、５０６ 上側表面
１０６ ゲート領域
１０７、２０６ 絶縁層
１０８、２０７ 導電層
１０９ 領域
２０２ 波形部分
２０３、５０７ 平坦平行部分
２０４、５０８ 傾斜部分
２０５ ゲート
５０１ 半導体ウエハ
５０９ ゲートトレンチ
【発明の属する技術分野】
本発明は半導体装置に関し、特に、増加したチャネルを有するパワーＭＯＳ装置及びその製造方法に関する。
【０００２】
【従来の技術】
電池を電源とする携帯型電子通信装置の近年の増加により、効率よく電力を運用する低電圧、低オン抵抗のパワーＭＯＳＦＥＴｓの需要が増えている。低電圧ＭＯＳＦＥＴｓにおいて、チャネル抵抗が、全オン抵抗の大部分を占めている。このため、チャネル抵抗を低下させることで、結果としてオン抵抗が小さくなることになる。
【０００３】
図１は、従来のデバイス１００を示す概略図である。デバイス１００は、ドープした上側層１０２を有する基体１０１の上にプラナＤＭＯＳストライプ構造を有する。上側層１０２は、ドープしたＰウエル領域１０３と、重くドープしたＮ＋ソース領域１０４とを具える。上側層１０２の上側表面１０５上にはゲート領域１０６が形成されており、このゲート領域１０６は絶縁層１０７と導電層１０８を具える。
【０００４】
【発明が解決しようとする課題】
公知のデバイス１００においてチャネル抵抗を減らす一つの方法は、ゲート領域１０６の下の層１０２の領域１０９のチャネル密度を増やすことである。しかし、チャネル密度を増加させることは、デバイスのジオメトリの減少、及び／又は、設備及び技術を制限するような製造工程の変更を余儀なくする。本発明は、パワーデバイスにおけるオン抵抗を小さくするにあたり、チャネル密度を増加させるアプローチに代わる手段を提供することである。
【０００５】
【課題を解決するための手段】
本発明の増加したチャネル幅を有するパワーＭＯＳ装置は、半導体基体と、前記基体に設けられた第１導電型にドープした上側層であって、前記第１導電型と逆の第２導電型にドープした複数のウエル領域を有する上側層と、前記上側層のエッチングした上側表面に設けた第１導電型の重くドープした複数のソース領域とを具え、前記エッチングした上側表面が前記ソース領域に横たわって設けた平行な波形部分（Parallel Corrugation）を具えるパワーＭＯＳ装置において、ゲートが第１のソース領域と隣接する第２のソース領域とを分離し、絶縁層と導電材料とを具えているため、前記波形部分により前記ウエル領域、ソース領域及びゲート領域の下のチャネルの幅を増加することを特徴とする。
【０００６】
本発明はまた、増加したチャネル幅を有するパワーＭＯＳ装置の製造方法であって、当該方法が、上側表面を有し、第１導電型にドープした上側層を具える半導体基体を提供し、前記上側表面上にストライプマスクを形成し、前記上側表面を選択的にエッチングする工程を具え、前記上側表面が複数の平行な波形部分を具え、前記ストライプマスクを除去し、前記波形の表面上に絶縁層を形成し、前記絶縁層上に導電層を形成し、これらの絶縁層及び導電層が前記上側表面の前記波形部分に横たわって設けられた波形のゲートを構成し、第１導電型と逆の第２導電型ドーパントを前記波形表面に注入してドープしたウエル領域を前記上側層に形成し、前記第１導電型のドーパントを前記ゲートに隣接する前記波形表面部分に注入して重くドープした表面領域を前記上側層内に形成することを特徴とする。
【０００７】
好適には、本発明は、増加したチャネル幅を有するパワーＭＯＳデバイスに関し、このデバイスは半導体基体とこの基体上に設けた第１導電型のドープした上側層とを具える。上側層は、ソース領域に横たわって設けた平行な波形部分を具える上側層のエッチングされた上側表面に第１導電型と逆の第２導電型の複数のドープしたウエル領域と、第１導電型の複数の重くドープしたソース領域とを具える。一のソース領域を他のソース領域から分離するゲートは、絶縁層と導電層を具える。波形部分がゲートの下のチャネル幅を増加させる。
【０００８】
好適には、本発明は、第１導電型にドープした上側層を有する半導体基体上に増加したチャネル幅を有するパワーＭＯＳ装置の形成する方法に関する。ストライプマスクを前記上側層の上側表面上に形成して、上側表面を選択的にエッチングして複数の平行な波形部分を具える波形表面を形成する。前記ストライプマスクを除去後に、絶縁層を波形表面に形成し、重なる該絶縁層の上に導電層を形成して、波形ゲート領域を具える絶縁層と導電層が上側表面の平行な波形部分を横たわって形成される。第１導電型と逆の第２導電型ドーパントを注入して、上側層内にドープしたウエル領域を形成し、第１導電型のドーパントをゲートに隣接する波形表面部分に注入して、上側層内に重くドープしたソース領域を形成する。
【０００９】
ゲート形成の代替方法では、上側層をエッチングして上側表面の波形部分にほぼ対応する平行な波形部分を具えるフロアを有するゲートトレンチを形成する。トレンチのフロアとサイドウォールを、絶縁層でライニングし、次いでトレンチを導電材料で実質的に充填してゲートトレンチを形成する。第１導電型のドーパントをゲート領域に隣接する波形表面部分に注入し、それによって上側層内に重くドープしたソース領域を形成する。
【００１０】
本発明は、デバイスのジオメトリを減らすことなくパワーＭＯＳ装置のチャネル幅を増加させる手段を提供する。チャネル幅は、その上にあるゲート領域が波形表面を有する結果増加する。
【００１１】
【発明の実施の形態】
以下に本発明の実施の形態を添付の図面を参照して説明する。
チャネルとなる表面エリアを増加させる波形シリコン表面の配列を図２（ａ）に示す。基体１０１は、上側層１０２を具える。この上側層の上側表面２０１は平坦平行部分２０３と傾斜部分２０４とを交互に配置することによって規定される平行な波形部分２０２を具える。横方向の所定の範囲において、交互に配置した平行部分２０３と傾斜部分２０４とを有する表面２０１の全幅は、図１に示す平坦な表面１０５の幅よりも大きい。
【００１２】
図２（ｂ）は、デバイス２００を図１に示す従来のデバイス１００のように示す図である。デバイス２００は、ドープした上側層１０２を有する基体１０１に形成され、上側層１０２は、Ｐウエル領域１０３と重くドープしたＮ＋ソース領域１０４とを具える。基体１０１はモノクリスタルシリコンのような半導体材料層を具え、ドープした上側層１０２はエピタキシャル層であってもよい。上側層１０２とソース領域１０４はＮ導電型として、ウエル領域１０３はＰ導電型として示されているが、Ｐ型とＮ型、Ｎ型とＰ型のように導電型は逆であってもよい。
【００１３】
図２（ｂ）はまた、上側表面２０１を示しており、上側表面２０１は、平坦な平行部分２０３と傾斜部分２０４とを交互に配置することによって規定される平行な波形部分２０２を具える。隣接するソース領域１０４の間にまたがって設けられたゲート２０５は、絶縁層２０６と、その上にある導電層２０７とを具え、波形上側表面２０１上に形成されている。ウエル領域１０３、ソース領域１０４及びゲート層２０６と２０７はすべて上側表面２０１と同じ形をしている。
【００１４】
図３（ａ）〜（ｅ）に、パワーＭＯＳ装置の製造方法を示す。図３（ａ）に示すように、ストライプマスクＳＭを基体１０１の上側層１０２上に形成する。マスクされた上側層１０２を選択的にエッチングすることによって、平坦な平行部分２０３と傾斜部分２０４とを交互に配置することによって規定される平行な波形部分２０２が形成される。
【００１５】
例えば、カーライルその他（Carlile）の「制御可能なサイドウォール角を有するシリコンのトレンチエッチング（Trench Etches in Silicon with controllable Sidewall Angles）」、ジェイ．エレクトロケム．ソサエティ（J. Electrochem. Soc.）の「固体状態の科学技術（SOLID-STATE SCIENCE AND TECHNOLOGY）」、１９８８年発行の２０５８〜２０６４ページに示されているように、層１０２のエッチングは高さｈとエッチング角θの波形部分２０２を形成するように制御される。水酸化カリウムプロパノールやエチレンジアミン−ピロカテコール混合物を反応物として使用するシリコンの非等方性エッチングが、ビーン「選択装置に関するアメリカ電気・電子通信学会会報（IEEE TRANSACTIONS ON ELECTION DEVICES）」、１９７８年Ｖｏｌ．ＥＤ−２５、Ｎｏ．１０の１８５〜１１９３ページに示されている。
【００１６】
図３（ｃ）は、図３（ｂ）のＡ−Ａ’線における断面図であり、ストライプマスクＳＭを除去し、ゲート２０５を上側層１０２上に波形部分２０２を横切って形成した後の図である。図３（ｄ）は、図３（ｃ）のＢ−Ｂ’線における断面図であり、ゲート２０５を構成する絶縁層２０６と導電層２０７を示す。層２０６及び２０７は共に波形部分２０２と同じ形をしている。
【００１７】
図３（ｅ）は、図３（ｄ）のＣ−Ｃ’線における断面図であり、ホウ素などのドーパントを上側層１０２へ注入して、Ｐウエル領域１０３を形成し、砒素やリンなどのドーパントをゲート２０５に隣接する層１０２に注入してＮ＋ソース領域１０４を形成した後の状態を示す。図３（ａ）〜（ｅ）に示すマスキング、ドーピング他、一連の製造工程における変形例は、本発明の範囲内に含まれる。
【００１８】
図４は、従来のデバイス１００に比較して本発明のデバイス２００によって得られたチャネル幅の増加を示す；
図４に示すように、デバイス１００と比較したデバイス２００のチャネル幅の増加は（ｗ’−ｗ）／ｗであり、波形部分の平坦部分と傾斜部分の間で測定される波形部分の幅の比率（ｈ／ｗ）及びエッチング角θに依存している。所定の高さｈでａ１＝ａ２＝ａ３＝ａ４＝ａ５の場合、エッチング角θが４５°であれば、デバイス１００と比較してデバイス２００のチャネル幅はおよそ１７％増加する。エッチング角θが６０°であれば、他の状態が一定であれば、チャネル幅により大きな改良があり、およそ４０％増加する。チャネル幅の増加に伴って、これに対応するオン抵抗が減少する。本発明のこれらの利点は、水平チャネルＭＯＳＦＥＴ及び垂直チャネルＭＯＳＦＥＴの双方に適用可能である。
【００２０】
図５（ａ）は、半導体ウエハ５０１を示しており、ウエハ５０１はドープした上側層５０３を有する基体５０２を具える。上側層５０３内にはドープしたＰウエル領域５０４と重くドープしたＮ＋ソース領域５０５が形成されている。ウエハの上側表面５０６は、平坦平行部分５０７と傾斜部分５０８とを交互に配置して規定した波形部分を具える。ゲートトレンチ５０９が、表面５０６にエッチングされており、このゲートトレンチは上側表面５０６の波形部分に対応する波形部分を具える。
【００２１】
図５（ｂ）及び（ｃ）は、図５（ａ）に示す本発明のトレンチゲートＭＯＳＦＥＴ５００のＡ−Ａ’線、Ｂ−Ｂ’線における各断面図を示す。図５（ａ）に示す特徴に加えて、図５（ｂ）及び（ｃ）に示すデバイス５００は、ゲートトレンチ５０９をライニングする絶縁層５１１を具える。このトレンチ５０９は導電材料５１２で実質的に満たされている。図５（ｂ）及び（ｃ）は、トレンチ５０９のフロアの対応する部分５１３ａ及び５１３ｂの深さの変化と、波形表面５０６の平行部分５０６ａ及び５０６ｂの高さの変化を示す。
【００２２】
増加したチャネル幅を有するパワーＭＯＳ装置は、半導体基体と、基体上に設けられた第１導電型にドープした上側層とを具える。上側層はエッチングされた上側表面に、第１導電型と逆の第２導電型にドープした複数のウエル領域と、第１導電型に重くドープした複数のソース領域とを具えており、この上側層は、ソース領域に横たわって設けられた平行な波形部分を具える。一の領域と他の領域とを分離するゲートは、絶縁層と導電材料層を具える。波形部分が、ゲート領域、ウエル領域及びソース領域の下のチャネルの幅を増加させる。第１導電型にドープした上側層を有する半導体基体上に増加したチャネル幅を有するパワーＭＯＳ装置の製造方法において、ストライプマスクを上側層の上側表面に形成し、この上側表面を、選択的にエッチングして複数の平行な波形部分を具える波形表面を形成する。ストライプマスクの除去に次いで、絶縁層を波形表面上に形成し、この絶縁層上に導電層を形成し、これらの絶縁層及び導電層で上側表面の平行な波形部分に横たわって設けた波形ゲート領域を構成する。第１導電型と逆の第２導電型のドーパントを注入して、上側層内にドープしたウエル領域を形成し、第１導電型のドーパントを、ゲートに隣接する波形表面部分に注入して、上側層内に重くドープしたソース領域を形成する。
【図面の簡単な説明】
【図１】 図１は、プラナＤＭＯＳ構造を有する従来の装置を示す斜視図である。
【図２】 図２（ａ）は半導体ウエハの波形エッチングした上側表面を示す斜視図であり、図２（ｂ）は本発明の増加したチャネル幅を有するパワーＤＭＯＳ装置を示す斜視図である。
【図３】 図３（ａ）〜（ｅ）は、本発明のパワーＭＯＳ装置の製造工程を示す図である。
【図４】 図４は、従来の装置と比較した本発明の装置によって提供されるチャネル幅の改良を示す図である。
【図５】 図５は、本発明のトレンチパワーＭＯＳ装置を製造するための波形上側表面とゲートトレンチを有する半導体ウエハの斜視図である。図５（ｂ）及び図５（ｃ）は、図５（ａ）に示すウエハにおいて形成されるトレンチゲート装置の断面図である。
【符号の説明】
１００、２００ デバイス
１０１、５０２ 基体
１０２、５０３ 上側層
１０３、５０４ Ｐウエル領域
１０４、５０５ Ｎ＋ソース領域
１０５、２０１、５０６ 上側表面
１０６ ゲート領域
１０７、２０６ 絶縁層
１０８、２０７ 導電層
１０９ 領域
２０２ 波形部分
２０３、５０７ 平坦平行部分
２０４、５０８ 傾斜部分
２０５ ゲート
５０１ 半導体ウエハ
５０９ ゲートトレンチ
Claims (10)
- 半導体基体と、第１導電型の上側層とを具え、
前記上側層のエッチングされた上側表面が、交互に配置された、互いに平行な平坦面と、４５°と６０°との間の角度を有する互いに反対方向の傾斜の傾斜面とからなる複数の平行な波形部分を具えており、前記上側層が、前記複数の平行な波形部分を有する上側表面に、互いに間隔を空けて配置された前記第１導電型と逆の第２導電型の複数のウエル領域と、前記ウエル領域内に配置された前記第１導電型の重くドープした複数のソース領域とを具える、増加チャネル幅を有するパワーＭＯＳ装置において、
互いに隣接するソース領域にまたがって設けられたゲートを具え、このゲートが、前記上側表面上に設けられた絶縁層と、この絶縁層によって前記上側表面と分離された導電材料層とを具え、
前記ウエル領域、前記ソース領域、前記絶縁層、前記導電材料層の各々が、前記上側表面の前記平坦面に沿う平坦部分と、前記傾斜面に沿う傾斜部分とを具え、その結果、前記上側表面にある前記波形部分と同形になり、前記ウエル領域、前記ソース領域及び前記ゲート下のチャネルの幅を増加させることを特徴とするパワーＭＯＳ装置。 - 請求項１に記載のパワーＭＯＳ装置において、前記第１導電型がＮ型で前記第２導電型がＰ型であることを特徴とするパワーＭＯＳ装置。
- 請求項２に記載のパワーＭＯＳ装置において、前記ゲートが、前記上側層へ延在するゲートトレンチを具え、前記トレンチが前記絶縁層でライニングしたフロアとサイドウォールを有し、前記トレンチが前記導電材料で満たされており、前記トレンチフロアが前記ソース領域にまたがって設けられ、前記上側表面にある前記波形部分に対応した平行な波形部分を具え、前記基体がモノクリスタルシリコンを具えることを特徴とするパワーＭＯＳ装置。
- 請求項１に記載のパワーＭＯＳ装置において、前記導電材料が高くドープしたポリシリコンを具え、前記絶縁層が二酸化シリコンを具え、前記複数のソース領域が平行ストライプ構造をなし、前記装置がパワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、ＭＯＳ制御サイリスタ及びアキュムレーションＦＥＴで構成される群から選択されることを特徴とするパワーＭＯＳ装置。
- 増加チャネル幅を有するパワーＭＯＳ装置の製造方法において、
上側表面を有し、第１導電型にドープした上側層を具える半導体基体を提供するステップと、
前記上側表面上にストライプマスクを形成するステップと、
前記上側表面を選択的にエッチングするステップであって、交互に配置された、互いに平行な平坦面と、４５°と６０°との間の角度を有する互いに反対方向の傾斜の傾斜面とからなる複数の平行な波形部分を具えるように、波形上側表面を形成するステップと、
前記ストライプマスクを除去し、前記波形上側表面上に配置されたゲートを形成するステップであって、前記ゲートが、前記波形上側表面上に設けられた絶縁層と、この絶縁層によって前記波形上側表面と分離された導電層とを具え、前記絶縁層及び導電層が前記波形上側表面の前記平坦面に沿う平坦部分と、前記傾斜面に沿う傾斜部分とを具えるようにするステップと、
第１導電型と逆の第２の導電型ドーパントを前記波形上側表面に注入し、前記上側層の前記第１導電型の残りの部分により互いに分離されてドープしたウエル領域を前記上側層に形成するステップと、
前記第１導電型のドーパントを前記ゲートに隣接する前記波形上側表面に注入して重くドープしたソース領域を前記上側層に形成するステップとを具えることを特徴とするパワーＭＯＳ装置の製造方法。 - 請求項５に記載の方法において、前記第１導電型がＮ型で第２導電型がＰ型であり、前記基体がモノクリスタルシリコンを具え、前記導電層が高くドープしたポリシリコンを具え、前記絶縁層が二酸化シリコンを具えることを特徴とするパワーＭＯＳ装置の製造方法。
- 請求項６に記載の方法において、前記ゲート領域及び前記ソース領域が平行ストライプ構造をなし、前記第１導電型の前記ドーパントが砒素又はリンであり、前記第２導電型の前記ドーパントがホウ素であることを特徴とするパワーＭＯＳ装置の製造方法。
- 増加チャネル幅を有するパワーＭＯＳ装置の製造方法において、
上側表面を有し、第１導電型にドープした上側層を具える半導体基体を提供するステップと、
前記上側表面上にストライプマスクを形成するステップと、
前記上側表面を選択的にエッチングするステップであって、交互に配置された、互いに平行な平坦面と、４５°と６０°との間の角度を有する互いに反対方向の傾斜の傾斜面とからなる複数の平行な波形部分を具えるように、波形上側表面を形成するステップと、
前記ストライプマスクを除去し、前記上側層にトレンチゲートを形成するステップであって、前記上側層をエッチングして、前記上側表面における前記平行な波形部分に対応している平行な波形のフロアを具えたトレンチを形成し、前記トレンチのサイドウォール及びフロアに沿って絶縁層をライニングし、前記トレンチを導電材料で満たすステップと、
第１導電型と逆の第２導電型のドーパントを前記波形上側表面に注入して、ドープしたウエル領域を前記上側層に形成するステップと、
前記第１導電型のドーパントを前記トレンチゲートに隣接する前記波形上側表面に注入して、重くドープしたソース領域を前記上側層に形成するステップとを具えることを特徴とするパワーＭＯＳ装置の製造方法。 - 請求項８に記載の方法において、前記第１導電型がＮ型で第２導電型がＰ型であって、前記基体がモノクリスタルシリコンを具え、前記導電材料が高くドープしたポリシリコンを具え、前記絶縁層が二酸化シリコンを具えることを特徴とするパワーＭＯＳ装置の製造方法。
- 請求項９に記載の方法において、前記トレンチゲート及び前記ソース領域が平行ストライプ構造をなし、前記第１導電型の前記ドーパントが砒素又はリンであり、前記第２導電型の前記ドーパントがホウ素であることを特徴とするパワーＭＯＳ装置の製造方法。
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Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141507A (ja) * | 2000-10-31 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| US20040036131A1 (en) * | 2002-08-23 | 2004-02-26 | Micron Technology, Inc. | Electrostatic discharge protection devices having transistors with textured surfaces |
| US7170118B2 (en) * | 2003-08-01 | 2007-01-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Field effect transistor (FET) device having corrugated structure and method for fabrication thereof |
| KR100605499B1 (ko) | 2004-11-02 | 2006-07-28 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
| KR100608377B1 (ko) | 2005-05-02 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 소자의 셀 트랜지스터 제조방법 |
| US20060255412A1 (en) * | 2005-05-13 | 2006-11-16 | Nirmal Ramaswamy | Enhanced access devices using selective epitaxial silicon over the channel region during the formation of a semiconductor device and systems including same |
| ITTV20060092A1 (it) * | 2006-05-31 | 2007-12-01 | Luca Toncelli | Procedimento per la fabbricazione di manufatti in conglomerato di granulato di materiale lapideo e resina poliestere in forma di lastre o blocchi. |
| TW200843105A (en) * | 2007-04-25 | 2008-11-01 | Promos Technologies Inc | Vertical transistor and method for preparing the same |
| JPWO2010110246A1 (ja) * | 2009-03-25 | 2012-09-27 | ローム株式会社 | 半導体装置 |
| IT1401729B1 (it) * | 2010-06-17 | 2013-08-02 | St Microelectronics Srl | Procedimento per la fabbricazione di dispositivi integrati di potenza con corrugazioni superficiali e dispositivo integrato di potenza con corrugazioni superficiali |
| KR101194919B1 (ko) | 2010-07-06 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
| JP6017127B2 (ja) * | 2011-09-30 | 2016-10-26 | 株式会社東芝 | 炭化珪素半導体装置 |
| US9024328B2 (en) | 2013-07-02 | 2015-05-05 | General Electric Company | Metal-oxide-semiconductor (MOS) devices with increased channel periphery and methods of manufacture |
| US9748341B2 (en) | 2013-07-02 | 2017-08-29 | General Electric Company | Metal-oxide-semiconductor (MOS) devices with increased channel periphery |
| CN104009088B (zh) * | 2014-05-29 | 2017-04-12 | 西安电子科技大学 | 一种栅控垂直双扩散金属‑氧化物半导体场效应晶体管 |
| US10199492B2 (en) * | 2016-11-30 | 2019-02-05 | Alpha And Omega Semiconductor Incorporated | Folded channel trench MOSFET |
| TWI679768B (zh) * | 2019-01-14 | 2019-12-11 | 力晶積成電子製造股份有限公司 | 階梯式元件及其製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4234887A (en) * | 1979-05-24 | 1980-11-18 | International Business Machines Corporation | V-Groove charge-coupled device |
| US4393391A (en) * | 1980-06-16 | 1983-07-12 | Supertex, Inc. | Power MOS transistor with a plurality of longitudinal grooves to increase channel conducting area |
| JPS61161766A (ja) * | 1985-01-10 | 1986-07-22 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔ |
| US5019522A (en) * | 1986-03-21 | 1991-05-28 | Advanced Power Technology, Inc. | Method of making topographic pattern delineated power MOSFET with profile tailored recessed source |
| US4748103A (en) * | 1986-03-21 | 1988-05-31 | Advanced Power Technology | Mask-surrogate semiconductor process employing dopant protective region |
| US4998151A (en) * | 1989-04-13 | 1991-03-05 | General Electric Company | Power field effect devices having small cell size and low contact resistance |
| US4985740A (en) * | 1989-06-01 | 1991-01-15 | General Electric Company | Power field effect devices having low gate sheet resistance and low ohmic contact resistance |
| JP2757262B2 (ja) * | 1989-06-09 | 1998-05-25 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPH0323674A (ja) * | 1989-06-21 | 1991-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| US5119153A (en) * | 1989-09-05 | 1992-06-02 | General Electric Company | Small cell low contact resistance rugged power field effect devices and method of fabrication |
| JP2994670B2 (ja) * | 1989-12-02 | 1999-12-27 | 忠弘 大見 | 半導体装置及びその製造方法 |
| JPH04144287A (ja) * | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0575121A (ja) * | 1991-09-18 | 1993-03-26 | Fujitsu Ltd | 半導体装置 |
| JP2948985B2 (ja) * | 1992-06-12 | 1999-09-13 | 三菱電機株式会社 | 半導体装置 |
| US5430315A (en) * | 1993-07-22 | 1995-07-04 | Rumennik; Vladimir | Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current |
| JPH08264764A (ja) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | 半導体装置 |
| KR100200485B1 (ko) * | 1996-08-08 | 1999-06-15 | 윤종용 | 모스 트랜지스터 및 그 제조방법 |
| JP3461274B2 (ja) * | 1996-10-16 | 2003-10-27 | 株式会社東芝 | 半導体装置 |
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