JPH03188669A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH03188669A JPH03188669A JP1327931A JP32793189A JPH03188669A JP H03188669 A JPH03188669 A JP H03188669A JP 1327931 A JP1327931 A JP 1327931A JP 32793189 A JP32793189 A JP 32793189A JP H03188669 A JPH03188669 A JP H03188669A
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- 239000010410 layer Substances 0.000 claims 20
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体によるダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭと略記する）のメモリセル部の構
造及び、その製造方法に関するものである。
モリ（以下、ＤＲＡＭと略記する）のメモリセル部の構
造及び、その製造方法に関するものである。
従来の技術
近年のＤＲＡＭは高集積化が進み、１６メガ（Ｍ）ビッ
トが可能になり、６４Ｍビットが研究段階に入りつつあ
る。このため、メモリセルのより小型化が要求されてき
ている。
トが可能になり、６４Ｍビットが研究段階に入りつつあ
る。このため、メモリセルのより小型化が要求されてき
ている。
最近、ようやく市場に出始めた４ＭＤＲＡＭのメモリセ
ルを第６図に従って説明する。第６図は従来のメモリセ
ル部断面図であり、１２はンリコン基板、１３はゲート
絶縁膜、１４はゲート電極、１５は不純物層０１１６は
ドレイン電極、１７はソース電極、１８は絶縁膜Ｅ１１
９は絶縁膜Ｆ１２０はコンデンサ電極である。
ルを第６図に従って説明する。第６図は従来のメモリセ
ル部断面図であり、１２はンリコン基板、１３はゲート
絶縁膜、１４はゲート電極、１５は不純物層０１１６は
ドレイン電極、１７はソース電極、１８は絶縁膜Ｅ１１
９は絶縁膜Ｆ１２０はコンデンサ電極である。
第６図で示したメモリセルの動作はドレイン電極に１ま
たは０の情報を与えゲート電極でＭＯＳトランジスタ動
作をさせてコンデンサに情報を保存し、適時にゲートを
開きコンデンサ内の情報を取り出す。
たは０の情報を与えゲート電極でＭＯＳトランジスタ動
作をさせてコンデンサに情報を保存し、適時にゲートを
開きコンデンサ内の情報を取り出す。
発明が解決しようとする課題
従来のメモリセルでは、コンデンサ部はＭＯＳトランジ
スタの上に積み上げられた状態であり、メモリセルの集
積度をあげるのに効果を持っているが、ＭＯＳトランジ
スタの部分は基板に平行に作られているために、ゲート
長を短くする必要があるが、ホットエレクトロンやパン
チスルーの問題が大きく浮かび集積度を上げる妨げにな
っている。更にドレイン電極がゲートと同一平面上のた
め、集積度を上げる大きな妨げになっている。そこで、
本発明はこれらの問題点の解決を図り、メモリセルの集
積度を容易にすることを目的とする。
スタの上に積み上げられた状態であり、メモリセルの集
積度をあげるのに効果を持っているが、ＭＯＳトランジ
スタの部分は基板に平行に作られているために、ゲート
長を短くする必要があるが、ホットエレクトロンやパン
チスルーの問題が大きく浮かび集積度を上げる妨げにな
っている。更にドレイン電極がゲートと同一平面上のた
め、集積度を上げる大きな妨げになっている。そこで、
本発明はこれらの問題点の解決を図り、メモリセルの集
積度を容易にすることを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のメモリセルの構造
は半導体基板上に垂直方向にＭＯＳトランジスタのドレ
イン部、活性層及びゲート部。
は半導体基板上に垂直方向にＭＯＳトランジスタのドレ
イン部、活性層及びゲート部。
ソース部、コンデンサ部を積層状態にしたものである。
作用
この構造により半導体基板に対して面方向には面積は小
さく抑えることができるため集積度の向上を容易に図る
ことができる。
さく抑えることができるため集積度の向上を容易に図る
ことができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の断面構造図であり、第２図、
第３図は本発明構造を実現するための第１の実施例の製
造フロー図を示すものである。不純物濃度１×１０１６
／■３のＰ型シリコン基板１にリンのイオン注入により
不純物濃度１×１０”１０１＋３のＮ型の層２を０．２
．ｃｚｍ形成し、減圧ＣＶＤでもって不純物濃度ｌＸｌ
０じ７口３のＰ型の層３を０．７μｍ形成する。このＰ
型の層３をレジストを塗布し、幅１．０μｍのストリッ
プ線状にパターン形成した後、ＲＩＥ （リアクティブ
イオンエツチャー）によってＰ型の層３をエツチングし
、柱状に形成する。この柱状のＰ型の層３の側壁とＮ型
の層２の表面にｌＱｎｍの厚さに熱酸化により酸化膜４
を形成し、更にＮ型の層２の表面にのみプラズマＣＶＤ
で１１００ｎの窒化膜を形成する。この後、ゲート電極
５形成のため、減圧ＣＶＤでポリサイド形成し、所望の
パターンに形成した後エッチバック技術を用いてＰ型層
３の上面が露出するまで平坦化を行い、このＰ型層３の
上面に酸化膜６をプラズマＣＶＤで２００ｎｍ形成し、
Ｐ型層３が露出するように酸化膜６をフォトレジスト技
術とＲＩＢ技術を用いてパターン形成する。Ｐ型層３に
リンのイオン注入でもって、不純物納度Ｉ Ｘ １０
”／ ａｎ３のＮ型の層７を０．２μｍ形成し、このＮ
型層７の上に、減圧ＣＶＤでもって不純物納度Ｉ Ｘ
１０２０／ ａｎ３厚さ０．５μｍのＮ型のポリシリコ
ン層８を形成し、１×１μｍ２の面積にパターン形成し
、このボリンリコン層８の表面を熱酸化により厚さ０．
７ｎｍの酸化膜９を形成し、パターン形成した後、更に
この酸化膜９の上に厚さ０゜５μｍのタングステンシリ
サイド膜１０を減圧ＣＶＤでもって形成することにより
、本発明の構造のメモリセルが得られた。
明する。第１図は本発明の断面構造図であり、第２図、
第３図は本発明構造を実現するための第１の実施例の製
造フロー図を示すものである。不純物濃度１×１０１６
／■３のＰ型シリコン基板１にリンのイオン注入により
不純物濃度１×１０”１０１＋３のＮ型の層２を０．２
．ｃｚｍ形成し、減圧ＣＶＤでもって不純物濃度ｌＸｌ
０じ７口３のＰ型の層３を０．７μｍ形成する。このＰ
型の層３をレジストを塗布し、幅１．０μｍのストリッ
プ線状にパターン形成した後、ＲＩＥ （リアクティブ
イオンエツチャー）によってＰ型の層３をエツチングし
、柱状に形成する。この柱状のＰ型の層３の側壁とＮ型
の層２の表面にｌＱｎｍの厚さに熱酸化により酸化膜４
を形成し、更にＮ型の層２の表面にのみプラズマＣＶＤ
で１１００ｎの窒化膜を形成する。この後、ゲート電極
５形成のため、減圧ＣＶＤでポリサイド形成し、所望の
パターンに形成した後エッチバック技術を用いてＰ型層
３の上面が露出するまで平坦化を行い、このＰ型層３の
上面に酸化膜６をプラズマＣＶＤで２００ｎｍ形成し、
Ｐ型層３が露出するように酸化膜６をフォトレジスト技
術とＲＩＢ技術を用いてパターン形成する。Ｐ型層３に
リンのイオン注入でもって、不純物納度Ｉ Ｘ １０
”／ ａｎ３のＮ型の層７を０．２μｍ形成し、このＮ
型層７の上に、減圧ＣＶＤでもって不純物納度Ｉ Ｘ
１０２０／ ａｎ３厚さ０．５μｍのＮ型のポリシリコ
ン層８を形成し、１×１μｍ２の面積にパターン形成し
、このボリンリコン層８の表面を熱酸化により厚さ０．
７ｎｍの酸化膜９を形成し、パターン形成した後、更に
この酸化膜９の上に厚さ０゜５μｍのタングステンシリ
サイド膜１０を減圧ＣＶＤでもって形成することにより
、本発明の構造のメモリセルが得られた。
以上のように本実施例によれば従来のメモリセルにくら
べて１セル当りの面積を小さくできるため、メモリの集
積度をあげるのを容易にすることができる。また、ＭＯ
３Ｉ−ランジスタを本発明のようにすることにより、ゲ
ートに垂直方向の厚さが、限られるため従来のものより
パンチスルーが起こりにくい。第４図、第５図は本発明
構造を実現するための第２の実施例の製造フロー図を示
すものである。不純物濃度Ｉ Ｘ １０１６／ｃｍ３の
Ｐ型シリコン基板１にリンのイオン注入により不純物濃
度１×１０２０／ａｌ＋３のＮ型の層２をＱ、２μｍ形
成し、このＮ型の層２の上にプラズマＣＶＤでもって厚
さ０．７μｍのシリコン酸化膜１１を形成し、ＲＩＥで
もってシリコン酸化膜に幅１．０μｍの溝を形成し、こ
の後、この溝を減圧ＣＶＤでもって、Ｓ ｊＨ２ｃｊ’
２： ２００ｃｃ／ｍｉ ｎ、ＨＣｌ：０．３５１’／
ｍｉｎ、 Ｈ２： １００ｊ’／ｍｉ ｎ、温度、９５
０℃、圧カニ ３０Ｔｏ ｒ ｒ、の条件で選択エピタ
キシャル層３を形成し、シリコン酸化膜をＲＩＥで除去
する。この後の製造工程は第４図（ｅ）以降の工程と同
じ工程を経ることにより、本発明の構造のメモリセルが
得られた。
べて１セル当りの面積を小さくできるため、メモリの集
積度をあげるのを容易にすることができる。また、ＭＯ
３Ｉ−ランジスタを本発明のようにすることにより、ゲ
ートに垂直方向の厚さが、限られるため従来のものより
パンチスルーが起こりにくい。第４図、第５図は本発明
構造を実現するための第２の実施例の製造フロー図を示
すものである。不純物濃度Ｉ Ｘ １０１６／ｃｍ３の
Ｐ型シリコン基板１にリンのイオン注入により不純物濃
度１×１０２０／ａｌ＋３のＮ型の層２をＱ、２μｍ形
成し、このＮ型の層２の上にプラズマＣＶＤでもって厚
さ０．７μｍのシリコン酸化膜１１を形成し、ＲＩＥで
もってシリコン酸化膜に幅１．０μｍの溝を形成し、こ
の後、この溝を減圧ＣＶＤでもって、Ｓ ｊＨ２ｃｊ’
２： ２００ｃｃ／ｍｉ ｎ、ＨＣｌ：０．３５１’／
ｍｉｎ、 Ｈ２： １００ｊ’／ｍｉ ｎ、温度、９５
０℃、圧カニ ３０Ｔｏ ｒ ｒ、の条件で選択エピタ
キシャル層３を形成し、シリコン酸化膜をＲＩＥで除去
する。この後の製造工程は第４図（ｅ）以降の工程と同
じ工程を経ることにより、本発明の構造のメモリセルが
得られた。
以上のように本実施例においても、第１の実施例と同じ
結果が得られた。
結果が得られた。
発明の効果
本発明によれば、メモリセルのＭＯＳトランジスタ部の
ソース、チャンネル、ドレインをシリコン基板に垂直に
形成し、その上にコンデンサを積み重ねることにより、
水平方向の面積を小さくでき、メモリセルの高集積化を
容易にできる。
ソース、チャンネル、ドレインをシリコン基板に垂直に
形成し、その上にコンデンサを積み重ねることにより、
水平方向の面積を小さくでき、メモリセルの高集積化を
容易にできる。
第１図は本発明のメモリセル部の構造断面図、第２図、
第３図は本発明の第１の実施例の製造フロー図、第４図
、第５図は本発明の第２の実施例の製造フロー図、第６
図は従来のメモリセル部の構造断面図である。 １・・・・・・シリコン基板、２・・・・・・不純物層
Ａ、３・・・・・・活性層、４・・・・・・絶縁膜Ａ、
５・・・・・・ゲート電極、６・・・・・・絶縁膜Ｂ、
７・・・・・・不純物層Ｂ、８・・・・・・電極Ａ、９
・・・・・・絶縁膜Ｃ１１０・・・・・・電極Ｂ１１１
・・・・・・絶縁膜Ｄ１１２・・・・・・シリコン基板
、１３・・・・・・ゲート絶縁膜、１４・・・・・・ゲ
ート電極、１５・・・・・・不純物層Ｃ１１６・・・・
・・ドレイン電極、１７・・・・・・ソース電極、１８
・・・・・・絶縁物Ｅ１１９・・・・・・絶縁物Ｆ１２
０・・・・・・コンデンサ電極。
第３図は本発明の第１の実施例の製造フロー図、第４図
、第５図は本発明の第２の実施例の製造フロー図、第６
図は従来のメモリセル部の構造断面図である。 １・・・・・・シリコン基板、２・・・・・・不純物層
Ａ、３・・・・・・活性層、４・・・・・・絶縁膜Ａ、
５・・・・・・ゲート電極、６・・・・・・絶縁膜Ｂ、
７・・・・・・不純物層Ｂ、８・・・・・・電極Ａ、９
・・・・・・絶縁膜Ｃ１１０・・・・・・電極Ｂ１１１
・・・・・・絶縁膜Ｄ１１２・・・・・・シリコン基板
、１３・・・・・・ゲート絶縁膜、１４・・・・・・ゲ
ート電極、１５・・・・・・不純物層Ｃ１１６・・・・
・・ドレイン電極、１７・・・・・・ソース電極、１８
・・・・・・絶縁物Ｅ１１９・・・・・・絶縁物Ｆ１２
０・・・・・・コンデンサ電極。
Claims (3)
- （１）不純物濃度１×１０＾１＾８／ｃｍ＾３未満の一
導電型の半導体基板上に前記半導体基板と反対の導電型
で１×１０＾１＾８／ｃｍ＾３以上の不純物濃度の第１
の半導体層を有し、前記第１の半導体層をトランジスタ
のドレイン部とし、前記第１の半導体層上に前記第１の
半導体と反対の導電型で１×１０＾１＾８／ｃｍ＾３以
下の不純物濃度の第２の半導体層を有し、前記第２の半
導体層の側面に絶縁膜を介して第１の電導膜によりゲー
ト部を設け、前記第２の半導体層の上に前記第２の半導
体と反対の導電型で１×１０＾１＾８／ｃｍ＾３以上の
第３の半導体層を有し、これをソース部とし、このソー
ス部の直上に第２の導電膜と絶縁膜と第３の導電膜とか
らなる一層または多層のコンデンサを有する半導体記憶
装置。 - （２）不純物濃度１×１０＾１＾８／ｃｍ＾３以下の一
導電型の半導体基板上に前記半導体基板と反対の導電型
で１×１０＾１＾８／ｃｍ＾３以上の不純物濃度の第１
の半導体層を形成し、前記第１の半導体層上にＭＯＳト
ランジスタのドレイン部として、前記第１の半導体と反
対の導電型で１×１０＾１＾８／ｃｍ＾３以下の不純物
濃度の第２の半導体層を形成し、前記第２の半導体層を
エッチングにより柱状に形成し、この第２半導体の側面
および前記第１の半導体層上に絶縁膜を形成し、ゲート
電極として第１の導電膜を形成し、ソース部として、前
記第２の半導体層の上に前記第２の半導体と反対の導電
型で１×１０＾１＾８／ｃｍ＾３以上の第３の半導体層
を形成し、このソース部の直上に、第２の導電膜と絶縁
膜と第３の導電膜を形成して一層のコンデンサを、更に
、多層の導電膜と絶縁膜の繰り返しの形成により多層の
コンデンサを形成してなる半導体記憶装置の製造方法。 - （３）柱状の第２の半導体層を形成するにあたり、第１
の半導体層を形成した後、第１の半導体層上に酸化膜を
形成し、この酸化膜をエッチングにより溝を形成し、こ
の溝に選択エピタキシャル成長させ、更に、この酸化膜
を除去することにより、柱状の第２の半導体層を形成す
ることを特徴とする請求項２記載の半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327931A JPH03188669A (ja) | 1989-12-18 | 1989-12-18 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327931A JPH03188669A (ja) | 1989-12-18 | 1989-12-18 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188669A true JPH03188669A (ja) | 1991-08-16 |
Family
ID=18204606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327931A Pending JPH03188669A (ja) | 1989-12-18 | 1989-12-18 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296831B1 (ko) * | 1992-03-02 | 2001-10-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 반도체디바이스 |
-
1989
- 1989-12-18 JP JP1327931A patent/JPH03188669A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296831B1 (ko) * | 1992-03-02 | 2001-10-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 반도체디바이스 |
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