JPS6284551A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6284551A JPS6284551A JP22401185A JP22401185A JPS6284551A JP S6284551 A JPS6284551 A JP S6284551A JP 22401185 A JP22401185 A JP 22401185A JP 22401185 A JP22401185 A JP 22401185A JP S6284551 A JPS6284551 A JP S6284551A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
ＨＧＩ技術を用いて半導体基板上に、マグネシアスピネ
ル層を上部に有するｖＡ縁層を介して結晶性が優れてい
ることにより低抵抗が得られる半導体埋没層を形成し、
且つ絶縁層の開孔手段とＥＧＩ技術を用いて該埋没層上
に、マグネシアスピネル層を上部に有する絶縁層を介し
一部が該半導体埋没層に直に接する結晶性の優れたトラ
ンジスタ形成用の半導体領域を形成することにより、Ｓ
ｏｌ構造の半導体装置の工程の簡略化及び歩留りの向上
を図る。
ル層を上部に有するｖＡ縁層を介して結晶性が優れてい
ることにより低抵抗が得られる半導体埋没層を形成し、
且つ絶縁層の開孔手段とＥＧＩ技術を用いて該埋没層上
に、マグネシアスピネル層を上部に有する絶縁層を介し
一部が該半導体埋没層に直に接する結晶性の優れたトラ
ンジスタ形成用の半導体領域を形成することにより、Ｓ
ｏｌ構造の半導体装置の工程の簡略化及び歩留りの向上
を図る。
本発明は絶縁層上に単結晶に近い半導体層を成長させる
ＥＧＩ（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）技術を用いた、５ＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造の半導体装置の
製造方法に関する。
ＥＧＩ（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）技術を用いた、５ＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造の半導体装置の
製造方法に関する。
−素子間の分離耐圧を向上し、素子の寄生容量を減少し
て高速化を図る構造として、絶縁層上に単結晶シリコン
層を形成し、該シリコン層に半導体素子を形成してなる
Ｓｏｌ構造の半導体集積回路装置（ＩＣ）が開発されて
いるが、この分野においては製造工程が簡略化されるこ
と、及び製造歩留り向上のため大面積にわたって一様に
結晶欠陥の少ないシリコン層が容易に且つ再現性よく得
られる製造方法が要望されている。
て高速化を図る構造として、絶縁層上に単結晶シリコン
層を形成し、該シリコン層に半導体素子を形成してなる
Ｓｏｌ構造の半導体集積回路装置（ＩＣ）が開発されて
いるが、この分野においては製造工程が簡略化されるこ
と、及び製造歩留り向上のため大面積にわたって一様に
結晶欠陥の少ないシリコン層が容易に且つ再現性よく得
られる製造方法が要望されている。
上記Ｓｏｌ構造の半導体ＩＣの形成に用いられる絶縁層
上に単結晶シリコン層が積層されてなるＳＯ１基板は、
従来、絶縁層上に多結晶シリコン層を気相成長させ、該
多結晶シリコン層をレーザ等のエネルギー線の走査によ
り順次溶融再結晶させて単結晶化する方法で形成されて
いた。
上に単結晶シリコン層が積層されてなるＳＯ１基板は、
従来、絶縁層上に多結晶シリコン層を気相成長させ、該
多結晶シリコン層をレーザ等のエネルギー線の走査によ
り順次溶融再結晶させて単結晶化する方法で形成されて
いた。
然し上記従来方法においては、エネルギー線の走査によ
り多結晶シリコン層を順次再結晶させて行くために全面
の再結晶化に長時間を要するという問題、及びエネルギ
ー線走査の際にその走査方向に沿った結晶粒界が生じ易
いために、該再結晶条件の設定が非常に困難で、且つ形
成される欠陥のない単結晶領域の面積も小さいので、該
ＩＣの製造歩留りが低下するという問題があった。
り多結晶シリコン層を順次再結晶させて行くために全面
の再結晶化に長時間を要するという問題、及びエネルギ
ー線走査の際にその走査方向に沿った結晶粒界が生じ易
いために、該再結晶条件の設定が非常に困難で、且つ形
成される欠陥のない単結晶領域の面積も小さいので、該
ＩＣの製造歩留りが低下するという問題があった。
上記問題点は第１図乃至第７図に示すように、一導電型
半導体基板（１）上に第１のマグネシアスピネル層（２
）屡気相成長させる工程と、熱酸化により該第１のマグ
ネシアスピネル層（２）下部の該一導電型半導体基板（
１）面に第１の酸化シリコン層（３）を形成する工程と
、該第１のマグネシアスピネル層（２）上に第１のシリ
コン層を気相成長させる工程と、該第１のシリコン層に
反対導電型不純物を導入し反対導電型埋没層（４）を形
成する工程と、該反対導電型埋没層（４）上に第２のマ
グネシアスピネル層（５）を気相成長させる工程と、熱
酸化により該第２のマグネシアスピネル層（５）下部の
反対導電型埋没層（４）面に第２の酸化シリコン層（６
）を形成する工程と、該第２のマグネシアスピネル層（
５）及び第２の酸化シリコン層（６）に該反対導電型埋
没層（４）を表出する開孔（８） （９）を形成する工
程と、該開孔（８） （９）の内部及び第２のマグネシ
アスピネル層（５）上に第２のシリコン層（１０）を気
相成長させる工程と、該第２のシリコン層（１０）にト
ランジスタを形成する工程とを含む、本発明による半導
体装置の製造方法によって解決される。
半導体基板（１）上に第１のマグネシアスピネル層（２
）屡気相成長させる工程と、熱酸化により該第１のマグ
ネシアスピネル層（２）下部の該一導電型半導体基板（
１）面に第１の酸化シリコン層（３）を形成する工程と
、該第１のマグネシアスピネル層（２）上に第１のシリ
コン層を気相成長させる工程と、該第１のシリコン層に
反対導電型不純物を導入し反対導電型埋没層（４）を形
成する工程と、該反対導電型埋没層（４）上に第２のマ
グネシアスピネル層（５）を気相成長させる工程と、熱
酸化により該第２のマグネシアスピネル層（５）下部の
反対導電型埋没層（４）面に第２の酸化シリコン層（６
）を形成する工程と、該第２のマグネシアスピネル層（
５）及び第２の酸化シリコン層（６）に該反対導電型埋
没層（４）を表出する開孔（８） （９）を形成する工
程と、該開孔（８） （９）の内部及び第２のマグネシ
アスピネル層（５）上に第２のシリコン層（１０）を気
相成長させる工程と、該第２のシリコン層（１０）にト
ランジスタを形成する工程とを含む、本発明による半導
体装置の製造方法によって解決される。
即ち本発明の方法は、結晶性の良いシリコン層上には結
晶の整合が良いことにより結晶性の良いマグネシアスピ
ネル層の気相成長が可能なこと、熱酸化法により該マグ
ネシアスピネル層下部のシリコン層面に酸化シリコン層
を形成することが可能なこと、上記、結晶性の良いマグ
ネシアスピネル層上には格子整合が良いことにより結晶
欠陥及び結晶粒界の少ない単結晶に近いシリコン層の気
相成長が可能なこと等に基づいて絶縁層上への良質結晶
層の形成技術として提供されているＥＧＩ技術を用いて
、基板上に厚い絶縁層を介して大面積の単結晶に近いシ
リコン層が積層されてなるＳｏｌ基板を形成し、これに
よってＳＯＩ構造の半導体ＩＣの製造工程の簡略化及び
製造歩留りの向上を図るものである。
晶の整合が良いことにより結晶性の良いマグネシアスピ
ネル層の気相成長が可能なこと、熱酸化法により該マグ
ネシアスピネル層下部のシリコン層面に酸化シリコン層
を形成することが可能なこと、上記、結晶性の良いマグ
ネシアスピネル層上には格子整合が良いことにより結晶
欠陥及び結晶粒界の少ない単結晶に近いシリコン層の気
相成長が可能なこと等に基づいて絶縁層上への良質結晶
層の形成技術として提供されているＥＧＩ技術を用いて
、基板上に厚い絶縁層を介して大面積の単結晶に近いシ
リコン層が積層されてなるＳｏｌ基板を形成し、これに
よってＳＯＩ構造の半導体ＩＣの製造工程の簡略化及び
製造歩留りの向上を図るものである。
以下本発明をバイポーラＩＣを形成する際の一実施例に
ついて、第１図乃至第７図の工程断面図を参照し、具体
的に説明する。
ついて、第１図乃至第７図の工程断面図を参照し、具体
的に説明する。
全図を通じ同一対象物は同一符合で示す。
第１図参照
先ず、単結晶シリコン（Ｓｔ）基板１上に気相成長方法
により厚さ１０００〜２０００人適度の第１のマグネシ
アスピネル（ＭｇＯ・Ａｌ ｚｏｉ）層２を形成し、次
いで通常の熱酸化法により第１のＭｇＯ・ＡｈＯｓ層２
を介し、下部の単結晶Ｓｉ基板１面に厚さ１〜２μｍ程
度の第１の二酸化シリコン（ＳｉＯｚ）層３を形成する
。
により厚さ１０００〜２０００人適度の第１のマグネシ
アスピネル（ＭｇＯ・Ａｌ ｚｏｉ）層２を形成し、次
いで通常の熱酸化法により第１のＭｇＯ・ＡｈＯｓ層２
を介し、下部の単結晶Ｓｉ基板１面に厚さ１〜２μｍ程
度の第１の二酸化シリコン（ＳｉＯｚ）層３を形成する
。
ここで上記ＭｇＯ・Ａｌｔｏｓ層の気相成長条件は、例
えば、３００〜４００℃に加熱されたアルミニウムと塩
化マグネシウムの固体上を通過した塩酸ガスと、炭酸ガ
ス及び水素を、９００℃程度に加熱された単結晶Ｓｔ基
板面で反応させることによって行われる。
えば、３００〜４００℃に加熱されたアルミニウムと塩
化マグネシウムの固体上を通過した塩酸ガスと、炭酸ガ
ス及び水素を、９００℃程度に加熱された単結晶Ｓｔ基
板面で反応させることによって行われる。
第２図参照
次いで、上記第１のＭｇＯ・ＡｂＯｓ層２上に厚さ２μ
ｍ程庚０第１のＳｉ層４をエピタキシャル成長させる。
ｍ程庚０第１のＳｉ層４をエピタキシャル成長させる。
前述のようにＳｔとＭｇＯ・Ａｌｔｏｓが結晶の格子整
合が比較的良いために、この第１のＳｉ層４は単結晶に
近い欠陥の少ない層となる。
合が比較的良いために、この第１のＳｉ層４は単結晶に
近い欠陥の少ない層となる。
なお該第１のＳｉ層４のエピタキシャル成長は、四塩化
珪素等を用いる通常の減圧若しくは常圧エピタキシャル
成長法により行われる。
珪素等を用いる通常の減圧若しくは常圧エピタキシャル
成長法により行われる。
次いで、ガス拡散或いはイオン注入法により第１のＳｉ
層４に砒素（Ａｓ）若しくはアンチモン（Ｓｂ）を高濃
度に導入し、第１のＳｉ層４を１０”ａｍ″３程度の不
純物濃度を有するｎ゛型とする。このｎ゛型第１のＳｉ
層４はｎ゛型埋没拡散（ｎ“ｂ）層となる。
層４に砒素（Ａｓ）若しくはアンチモン（Ｓｂ）を高濃
度に導入し、第１のＳｉ層４を１０”ａｍ″３程度の不
純物濃度を有するｎ゛型とする。このｎ゛型第１のＳｉ
層４はｎ゛型埋没拡散（ｎ“ｂ）層となる。
次いで、前記同様の気相成長手段により該第１のＳｉ層
４上に厚さ１０００〜２０００人程度の第２のＭｇＯ・
Ａｈ０３層５を形成し、通常の熱酸化法により該第２の
ＭｇＯ・Ａｌｔｏｓ層５を介し下部の第１のＳｉ層４の
表面を酸化し、該第１のＳｉ層４・の表面に厚さ０．５
〜１μｍ程度の第２のＳｉＯ□層６を形成する。
４上に厚さ１０００〜２０００人程度の第２のＭｇＯ・
Ａｈ０３層５を形成し、通常の熱酸化法により該第２の
ＭｇＯ・Ａｌｔｏｓ層５を介し下部の第１のＳｉ層４の
表面を酸化し、該第１のＳｉ層４・の表面に厚さ０．５
〜１μｍ程度の第２のＳｉＯ□層６を形成する。
第３図参照
次いで通常用いられる選択酸化法（ＬＯＣＯＳ法）によ
り上記第１のＳｉ層即ちｎ” ｂ層４にＳｉｎｇよりな
る素子間分離領域７を形成する。
り上記第１のＳｉ層即ちｎ” ｂ層４にＳｉｎｇよりな
る素子間分離領域７を形成する。
第４図参照
次いで第２のＭｇＯ・ＡｈＯ＋層５と第２のＳｉＯ□層
６にベース形成領域を表出する第１の開孔８及びコレク
タコンタクト領域を表出する第２の開孔９を形成した後
、前述したエピタキシャル成長手段により、上記開孔８
，９内及び第２のマグネシアスピネル層５上に厚さ０．
５〜１μｍ程度のノンドープの第２のＳｉ層１０を形成
する。
６にベース形成領域を表出する第１の開孔８及びコレク
タコンタクト領域を表出する第２の開孔９を形成した後
、前述したエピタキシャル成長手段により、上記開孔８
，９内及び第２のマグネシアスピネル層５上に厚さ０．
５〜１μｍ程度のノンドープの第２のＳｉ層１０を形成
する。
この第２のＳｉ層１０はＳｉｎ、素子間分離領域７の上
部が多結晶となるが、その領域を除いて単結晶にになる
。
部が多結晶となるが、その領域を除いて単結晶にになる
。
第５図参照
次いで通常のＬＯＣＯ５法により上記第２のＳｉ層１０
に素“子間及びベース領域とコレクタ・コンタクト領域
間をそれぞれ分離するＳｉｎｇ分離領域１１を形成する
。
に素“子間及びベース領域とコレクタ・コンタクト領域
間をそれぞれ分離するＳｉｎｇ分離領域１１を形成する
。
第６図参照
次いで通常のトランジスタ形成方法に従って、先ずコレ
クタ・コンタクト形成領域１２上を図示しないレジスト
層で覆ってベース形成領域１３に硼素（Ｂ）をイオン注
入し、レジスト層を除去した後活性化処理を施して不純
物濃度Ｉ Ｑ ｌ ？ ｃｍ −３程度のｐ型ベース領
域１４を形成し、熱酸化により第２のＳｉ層１０上に厚
さ０．３μｍ程度のＳｉＯ２絶縁膜１５を形成し、該Ｓ
ｉＯ□絶縁膜１５にベース・コンタクト窓１６．エミッ
タ・コンタクト窓１７．コレクタ・コンタクト窓１８を
形成し、図示しないレジスト層で、ベース・コンタクト
窓１６上を多いエミッタ・コンタクト窓１７及びコレク
タ・コンタクト窓１８を介して砒素を高濃度にイオン注
入した後１、上記レジスト層を除去し、活性化処理を行
って、ｎ゛型エミッタ領域１９及びｎ０型コレクタ・コ
ンタクト領域２０を形成する。
クタ・コンタクト形成領域１２上を図示しないレジスト
層で覆ってベース形成領域１３に硼素（Ｂ）をイオン注
入し、レジスト層を除去した後活性化処理を施して不純
物濃度Ｉ Ｑ ｌ ？ ｃｍ −３程度のｐ型ベース領
域１４を形成し、熱酸化により第２のＳｉ層１０上に厚
さ０．３μｍ程度のＳｉＯ２絶縁膜１５を形成し、該Ｓ
ｉＯ□絶縁膜１５にベース・コンタクト窓１６．エミッ
タ・コンタクト窓１７．コレクタ・コンタクト窓１８を
形成し、図示しないレジスト層で、ベース・コンタクト
窓１６上を多いエミッタ・コンタクト窓１７及びコレク
タ・コンタクト窓１８を介して砒素を高濃度にイオン注
入した後１、上記レジスト層を除去し、活性化処理を行
って、ｎ゛型エミッタ領域１９及びｎ０型コレクタ・コ
ンタクト領域２０を形成する。
第７図参照
次いで通常の方法によりアルミニウム等よりなるベース
配線２１．エミッタ配線２２及びコレクタ配ｖＡ２３を
形成し、図示しないカバー絶縁膜の形成等がなされてＳ
ＯＩ構造の半導体ＩＣが完成する。
配線２１．エミッタ配線２２及びコレクタ配ｖＡ２３を
形成し、図示しないカバー絶縁膜の形成等がなされてＳ
ＯＩ構造の半導体ＩＣが完成する。
以上説明のように本発明の方法においては、トランジス
タ等の半導体素子の形成される絶縁層上の結晶性の優れ
たシリコン層が、エネルギー線による多結晶シリコンの
再結晶化技術を用いずに、Ｅ（ｄ技術部ちエピタキシャ
ル成長方法により形成されるので、極めて簡易且つ容易
化された製造工程により大面積にわたって均質な単結晶
に近いシリコン層となる。
タ等の半導体素子の形成される絶縁層上の結晶性の優れ
たシリコン層が、エネルギー線による多結晶シリコンの
再結晶化技術を用いずに、Ｅ（ｄ技術部ちエピタキシャ
ル成長方法により形成されるので、極めて簡易且つ容易
化された製造工程により大面積にわたって均質な単結晶
に近いシリコン層となる。
従って本発明によればＳＯＩ構造の半導体素子の性能は
均質化され該５０１構造の半導体１ｃの性能及び製造歩
留りは向上する。
均質化され該５０１構造の半導体１ｃの性能及び製造歩
留りは向上する。
またその製造工程は大幅に簡略容易化される。
なお本発明の方法はＳＯＩ構造のＭＩＳ型半導体装置の
製造にも適用される。
製造にも適用される。
第１図乃至第７図は本発明の一実施例を示す工程断面図
である。 図において、 １は単結晶シリコン基板、 ２は第１のＭｇＯ・ＡｈＯｓ層、 ３は第１のＳｉＯ□層、 ４は第１のＳｉ層（ｎ” ｂ層）、 ５は第２のＭｇ０−Ａ１ｘＯｚ層、 ６は第２のＳｉ層、 ７は５ｉ０２素子間分離領域、 ８．９は第１．第２の開孔、 １０は第２のＳｉ層、 １１はＳｉＯ！分離領域、 １２はコレクタコンタクト形成領域、 １３はベース形成領域、 １４はｐ型ベース領域、 １５はＳｉＯ□絶縁膜、 １６はベース・コンタクト窓、 １７はエミッタ・コンタクト窓、 １８はコレクタ・コンタクト窓、 １９はｎ゛型エミッタ領域、 ２０はｎ１型コレクタ・コンタクト領域、２１はベース
配線、 ２２はエミッタ配線、 ２３はコレクタ配線 第 １ 凹 第２ 図 第 ３ 図 ／＄金明司−大能例司工牝断面ア 第６図 第 ７ 図
である。 図において、 １は単結晶シリコン基板、 ２は第１のＭｇＯ・ＡｈＯｓ層、 ３は第１のＳｉＯ□層、 ４は第１のＳｉ層（ｎ” ｂ層）、 ５は第２のＭｇ０−Ａ１ｘＯｚ層、 ６は第２のＳｉ層、 ７は５ｉ０２素子間分離領域、 ８．９は第１．第２の開孔、 １０は第２のＳｉ層、 １１はＳｉＯ！分離領域、 １２はコレクタコンタクト形成領域、 １３はベース形成領域、 １４はｐ型ベース領域、 １５はＳｉＯ□絶縁膜、 １６はベース・コンタクト窓、 １７はエミッタ・コンタクト窓、 １８はコレクタ・コンタクト窓、 １９はｎ゛型エミッタ領域、 ２０はｎ１型コレクタ・コンタクト領域、２１はベース
配線、 ２２はエミッタ配線、 ２３はコレクタ配線 第 １ 凹 第２ 図 第 ３ 図 ／＄金明司−大能例司工牝断面ア 第６図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板（１）上に第１のマグネシアスピネ
ル層（２）を気相成長させる工程と、熱酸化により該第
１のマグネシアスピネル層（２）下部の該一導電型半導
体基板（１）面に第１の酸化シリコン層（３）を形成す
る工程と、 該第１のマグネシアスピネル層（２）上に第１のシリコ
ン層を気相成長させる工程と、 該第１のシリコン層に反対導電型不純物を導入し反対導
電型埋没層（４）を形成する工程と、該反対導電型埋没
層（４）上に第２のマグネシアスピネル層（５）を気相
成長させる工程と、熱酸化により該第２のマグネシアス
ピネル層（５）下部の反対導電型埋没層（４）面に第２
の酸化シリコン層（６）を形成する工程と、 該第２のマグネシアスピネル層（５）及び第２の酸化シ
リコン層（６）に該反対導電型埋没層（４）を表出する
開孔（８）（９）を形成する工程と、該開孔（８）（９
）の内部及び第２のマグネシアスピネル層（５）上に第
２のシリコン層（１０）を気相成長させる工程と、該第
２のシリコン層（１０）にトランジスタを形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22401185A JPS6284551A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22401185A JPS6284551A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284551A true JPS6284551A (ja) | 1987-04-18 |
Family
ID=16807186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22401185A Pending JPS6284551A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189154A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1985
- 1985-10-08 JP JP22401185A patent/JPS6284551A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189154A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
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