KR100385666B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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이와마쯔도시아끼
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미쓰비시덴키 가부시키가이샤
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Abstract

PTI 구조의 분리 절연막을 구비한 반도체 장치에 있어서, 기판 부유 효과를 억제하고, 분리 특성 및 내압이 향상된 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
반도체층의 표면에 형성된 소자의 상면을 피복하는 층간 절연막 사이에 실리콘 질화막을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 SOI(Silicon On Insulator) 구조의 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 매립 산화막까지 도달하지 않는 분리 절연막(이하 PTI(Partial Trench Isolation)로 칭함)을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 기판, 매립 산화막 및 반도체층으로 이루어지는 SOI(Silicon On Insulator) 구조를 갖는 반도체 장치는 매립 산화막과 이 매립 산화막까지 도달하는 소자 분리(이하 FTI(Full Trench Isolation)로 칭함)에 의해 활성 영역이 둘러싸여 있기 때문에, CMOS 트랜지스터를 형성하여도 래치 업이 발생할 우려가 없고, 또한, 얇은 반도체층에 형성되어 있기 때문에, 반도체 기판 표면에 직접 트랜지스터가 형성된 반도체 장치에 비해 접합 용량이 작고, 고속 동작이 가능함과 함께 저소비 전력이다. 이 때문에, 최근에는 특히 휴대 기기용 LSI 등에의 응용이 기대되고 있다.
그러나, 반도체 기판 그 자체에 형성된 트랜지스터와 달리 종래의 SOI 구조의 반도체 장치는 반도체층이 매립 산화막 의해 반도체 기판으로부터 전기적으로분리되어 있기 때문에, 활성 영역에서 충돌 전리 현상에 의해 발생하는 캐리어(nMOS에서는 홀, pMOS에서는 전자)가 채널 형성 영역의 하측의 반도체층 내에 축적되고, 이에 따라 킹크가 발생하거나, 동작 내압이 열화하거나, 또한, 채널 영역의 전위가 안정되지 않기 때문에 지연 시간의 주파수 의존성이 생기는 등의 기판 부유 효과에 의해 생기는 여러 가지의 문제점이 있다. 이 문제를 해결하기 위해서는, 채널 형성 영역의 전위를 고정하는 방법이 유효하다. 특개소58-124, 243호 공보에는, 이와 같이, 채널 형성 영역의 전위가 고정된 반도체 장치가 개시되어 있다.
최근에는, 또한 각 트랜지스터마다 채널 형성 영역의 전위를 고정하는 것이 아니라, 동일 도전형의 복수의 트랜지스터의 채널 형성 영역의 전위를 일괄하여 고정하기 위해서, PTI에 의해 분리를 행하여 미세화를 도모하고 있고, 이 구조는 IEEE International SOI Conference, Oct.1999 p131-132 등에 개시되어 있다.
도 22는 종래의 반도체 장치를 나타내는 단면도이고, 도 22에 있어서, 참조 부호 101은 반도체 기판, 참조 부호 102는 매립 산화막, 참조 부호 103은 p형 반도체층, 참조 부호 104는 분리 산화막, 참조 부호 105는 게이트 절연막, 참조 부호 106은 게이트 전극, 참조 부호 107 및 108은 n형 소스·드레인 영역, 참조 부호 109는 측벽 절연막, 참조 부호 1010은 배선, 참조 부호 1011은 층간 절연막, 참조 부호 1012는 p형 불순물 영역, 참조 부호 1013은 컨택트홀이다. 도 22에 도시한 바와 같이, PTI의 경우, 인접하는 2개의 트랜지스터 사이의 분리 산화막(104)은 매립 산화막(102)에 도달하지 않고, 2개의 트랜지스터의 채널 형성 영역이 연결된 상태로 되어 있고, 동일 도전형의 복수의 트랜지스터에 대해 채널 형성 영역의 전위를 고정하기 위한 배선(1110)이 p형 불순물 영역(1012)에 접속되어 형성되어 있다. 이 p형 불순물 영역(1012)은 p형 반도체층(103)보다도 고농도의 불순물을 포함하여 저저항화되어 있다.
또한, 미세화에 따라, 배선(1010)을 분리 산화막(104)의 표면 상에 걸쳐 형성하고(이하, 보더리스(borderless) 컨택트 구조로 칭함), 소자 밀도의 향상을 도모하고 있다.
도 23은 종래의 반도체 장치를 나타내는 단면도이다. 도 23을 참조하여, 소스·드레인 영역(107, 108)에 접속되는 배선(1010)은 각각 분리 산화막(104) 표면 상에 걸치는 형상으로 형성되어 있다.
그러나, 분리 절연막을 PTI 구조로서, 채널 형성 영역의 전위를 고정한 반도체 장치에 있어서도 PTI 아래의 반도체층이 얇기 때문에(∼50㎚), 기판 부유 효과를 발생시키는 문제점이 있었다. 이것은 PTI 아래의 반도체층이 얇으면, 채널 형성 영역의 전위를 고정하고 있는 배선으로부터 떨어짐에 따라, 배선과 트랜지스터 사이의 저항이 높아지고, 트랜지스터 특성에 영향을 주기 때문이다. 또한, 채널 형성 영역의 전위를 고정하는 배선으로부터의 거리에 의해, 각 트랜지스터의 채널 형성 영역의 저항에 변동이 생기고, 소자 특성에도 변동이 생긴다고 하는 문제점이 있었다.
또한, 보더리스 컨택트 구조를 이용하여 소자 밀도를 향상시키려고 하면, 분리 산화막(104)과 TEOS 산화막(tetra ethyl ortho silicate) 등으로 이루어지는 층간 절연막(1011)이 동질막이기 때문에, 층간 절연막(1011)에 컨택트홀(1013)을 형성할 때에 분리 산화막(104)도 에칭되게 된다고 하는 문제점이 있었다.
도 24는 종래의 반도체 장치를 나타내는 단면도이다. 도 24에 도시한 바와 같이, 분리 산화막(104)이 에칭되면, 분리 산화막(104) 아래의 p형 반도체층(103)과 소스·드레인 영역(107, 108)에 의해 형성되는 pn 접합과, 배선(1010)과의 거리가 짧아지고, 접합 누설 전류의 증가를 야기한다.
본 발명은 상기한 과제를 해결하기 위해 이루어진 것으로, 복수의 트랜지스터의 채널 형성 영역의 전압을 일괄하여 고정할 수 있는 PTI 구조의 분리 절연막을 구비한 반도체 장치에 있어서, 기판 부유 효과를 억제하고, 분리 특성 및 내압이 향상된 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
또한, 보더리스 구조의 반도체 장치에 있어서도 접합 누설 전류를 억제하고, 미세화 및 저소비 전력화된 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명에 따른 반도체 장치는 반도체 기판과 이 반도체 기판의 주표면 상 전체에 배치된 매립 절연막과, 이 매립 절연막의 표면 상에 배치된 제1 도전형의 반도체층으로 이루어지는 SOI 기판을 구비하고, 반도체층의 주표면에 배치된 제1 활성 영역과 제2 활성 영역 사이에 배치되고, 매립 절연막 사이에 반도체층을 남기고 반도체층 주표면에 형성된 분리 절연막과, 제1 활성 영역의 반도체층 주표면에 소정의 거리를 두고 형성된 제2 도전형의 제1 소스 영역 및 드레인 영역과, 제1 소스 영역 및 드레인 영역 사이에 두는 영역과 대향하도록 반도체층의 주표면 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 제2 활성 영역의 반도체층 주표면에 형성되고, 분리 절연막 아래의 반도체층을 통해 제1 소스 영역 및 드레인 영역 사이에 두는 영역에 전기적으로 접속하는 제1 도전형의 제1 불순물 영역과, 제1 및 제2 활성 영역의 반도체층 및 분리 절연막 표면 상에 형성된 제1 층간 절연막과, 제1 층간 절연막 상에 형성된 실리콘 질화막과, 실리콘 질화막 표면 상에 형성된 제2 층간 절연막과, 제1 및 제2 층간 절연막 및 실리콘 질화막에 형성된 컨택트홀을 통해 제1 소스 영역 및 드레인 영역 및 제1 불순물 영역에 각각 접속하는 배선을 구비한 것으로, 소자 표면 상에 층간 절연막을 통해 형성된 실리콘 질화막을 구비하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여, 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다.
또한, 반도체층의 주표면에 배치된 제3 활성 영역과, 제3 활성 영역 및 제1 활성 영역 사이에 분리 절연막을 통해 반도체층 주표면에 배치된 제4 활성 영역과, 제4 활성 영역의 반도체층 주표면에 형성된 제2 도전형의 제2 불순물 영역과, 제2 불순물 영역 주표면에 소정의 거리를 두고 형성된 제1 도전형의 제2 소스 영역 및 드레인 영역과, 제2 소스 영역 및 드레인 영역 사이에 두는 영역과 대향하도록 반도체층의 주표면 상에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과, 제3 활성 영역의 반도체층 주표면에 형성되고, 분리 절연막 아래의 반도체층을 통해 제2 소스 영역 및 드레인 영역 사이에 두는 영역에 전기적으로 접속하는 제2 도전형의 제3 불순물 영역을 구비하고, 분리 절연막은 매립 산화막 사이에 반도체층을 남기고 반도체층 주표면에 형성되고, 제1 층간 절연막, 실리콘 질화막 및 제2 층간 절연막은 제3 및 제4 활성 영역의 반도체층 표면 상에까지 연장되어 형성되어 있고, 제1 및 제2 층간 절연막 및 실리콘 질화막에 형성된 컨택트홀을 통해 제2 소스 영역 및 드레인 영역 및 제3 불순물 영역에 각각 접속하는 배선을 더욱 구비한 것을 특징으로 하는 것으로, 분리 절연막 아래의 반도체층에 발생한 결함에 의해 인접하는 pMOS 트랜지스터와 nMOS 트랜지스터 사이에서의 내압이 향상된다.
또한, 반도체층의 주표면에 배치된 제3 활성 영역과, 제3 활성 영역 및 제1 활성 영역 사이에 분리 절연막을 통해 반도체층 주표면에 배치된 제4 활성 영역과, 제4 활성 영역의 반도체층 주표면에 형성된 제2 도전형의 제2 불순물 영역과, 제2 불순물 영역 주표면에 소정의 거리를 두고 형성된 제1 도전형의 제2 소스 영역 및 드레인 영역과, 제2 소스 영역 및 드레인 영역 사이에 두는 영역과 대향하도록 반도체층의 주표면 상에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과, 제3 활성 영역의 반도체층 주표면에 형성되고, 분리 절연막 아래의 반도체층을 통해 제2 소스 영역 및 드레인 영역 사이에 두는 영역에 전기적으로 접속하는 제2 도전형의 제3 불순물 영역을 더욱 구비하고, 제1 활성 영역과 제4 활성 영역 사이에 배치된 분리 절연막은 매립 산화막에까지 도달하고, 제1 층간 절연막, 실리콘 질화막 및 제2 층간 절연막은 제3 및 제4 활성 영역의 반도체층 표면 상에까지 연장되어 형성되어 있고, 제1 및 제2 층간 절연막 및 실리콘 질화막에 형성된 컨택트홀을 통해 제2 소스 영역 및 드레인 영역 및 제3 불순물 영역에 각각 접속하는 배선을구비하는 것을 특징으로 하는 것으로, 인접하는 pMOS 트랜지스터와 nMOS 트랜지스터 사이에서의 내압이 향상된다.
또한, 소스 영역 및 드레인 영역에 접속하는 배선이 소스 영역 및 드레인 영역에 각각 인접하는 분리 절연막 표면에 연장되는 것을 특징으로 하는 것으로, 실리콘 질화막에 의해 소스 영역 및 드레인 영역에 도달하는 컨택트홀을 형성할 때에 분리 절연막이 에칭되는 것이 억제되어 반도체층과 소스·드레인 영역으로 이루어지는 pn 접합과, 배선과의 거리를 충분히 유지할 수 있다.
또한, 분리 절연막 표면에 연장되는 배선에 접속하는 소스 영역 및 드레인 영역에 인접하여 분리 절연막 아래의 반도체층에 형성되고, 인접하는 소스 영역 및 드레인 영역과 각각 동일 도전형의 불순물을 갖는 불순물 영역을 구비한 것을 특징으로 하는 것으로, 컨택트홀 형성 시에 노출되는 분리 절연막이 에칭되는 경우가 있더라도 각각의 소스·드레인 영역에 인접하여 소스·드레인 영역과 동일 도전형의 불순물 영역이 형성되어 있기 때문에, 배선과 분리 절연막 아래의 반도체층과의 거리를 충분히 유지하는 수 있고, 이 부분에서의 접합 누설 전류를 발생시킬 우려가 없어진다.
또한, 실리콘 질화막이 전면에 형성되어 있는 것을 특징으로 하는 것으로, 실리콘 질화막에 의해 게이트 절연막 및 매립 산화막으로의 수소 침입이 방지된다.
또한, 소스 영역 및 드레인 영역의 표면에 형성된 금속 실리사이드층을 더욱 구비한 것을 특징으로 하는 것으로, 이 금속 실리사이드층이 제1 층간 절연막을 에칭할 때의 에칭 스톱으로서 기능하기 때문에, 에칭 마진이 증가한다.
또한, 반도체 기판 표면 상에 매립 산화막을 통해 형성된 제1 도전형의 반도체층을 갖는 SOI 기판의 반도체층 주표면에 배치된 제1 및 제2 활성 영역을 둘러싸고, 그 아래에 반도체층의 일부가 남는 분리 절연막을 형성하는 공정과, 제2 활성 영역의 반도체층 주표면에 제1 도전형의 제1 불순물 영역을 형성하는 공정과, 제1 활성 영역의 반도체층 주표면 상에 게이트 절연막을 통해 제1 게이트 전극을 형성하는 공정과, 제1 활성 영역의 반도체층의 제1 게이트 전극과 대향하는 영역을 사이에 둔 주표면에 소정의 거리를 둔 제2 도전형의 제1 소스 영역 및 드레인 영역을 형성하는 공정과, 제1 및 제2 활성 영역의 반도체층 및 분리 절연막 표면 상에 제1 층간 절연막을 형성하는 공정과, 제1 층간 절연막 상에 실리콘 질화막을 형성하는 공정과, 실리콘 질화막 표면 상에 제2 층간 절연막을 형성하는 공정과, 제1 및 제2 층간 절연막 및 실리콘 질화막에 제1 소스 영역 및 드레인 영역 및 제1 불순물 영역에 각각 도달하는 컨택트홀을 형성하는 공정과, 컨택트홀을 통해 제1 소스 영역 및 드레인 영역 및 제1 불순물 영역에 각각 접속하는 배선을 형성하는 공정을 구비한 것으로, 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다.
덧붙여, 분리 절연막은 또한, 반도체층의 주표면에 제1 활성 영역에 인접하여 배치된 제3 활성 영역 및 제3 활성 영역에 인접하여 배치된 제4 활성 영역을 둘러싸고 형성되고, 분리 절연막을 형성하는 공정 후에, 제1 불순물 영역을 형성하기 전에, 제4 활성 영역에 제2 도전형의 제2 불순물 영역을 형성하는 공정을 구비하고, 제3 활성 영역의 반도체층 주표면에 제2 도전형의 제3 불순물 영역을 형성하는 공정과, 제2 불순물 영역 주표면 상에 게이트 절연막을 통해 제2 게이트 전극을 형성하는 공정과, 제2 불순물 영역의 제2 게이트 전극과 대향하는 영역을 사이에 둔 주표면에 소정의 거리를 둔 제1 도전형의 제2 소스 영역 및 드레인 영역을 형성하는 공정을 더욱 구비하고, 제1 층간 절연막, 실리콘 질화막 및 제2 층간 절연막은 제3 및 제4 활성 영역의 반도체층 표면 상에까지 연장되어 형성되고, 제1 및 제2 층간 절연막 및 실리콘 질화막에 제2 소스 영역 및 드레인 영역 및 제3 불순물 영역에 각각 도달하는 컨택트홀을 형성하는 공정과, 컨택트홀을 통해 제2 소스 영역 및 드레인 영역 및 제3 불순물 영역에 각각 접속하는 배선을 형성하는 공정을 구비한 것을 특징으로 하는 것으로, 분리 절연막 아래의 반도체층에 결함이 발생하고, 인접하는 pMOS 트랜지스터와 nMOS 트랜지스터 사이에서의 내압이 향상되어 래치 업 내성이 향상된 반도체 장치를 얻을 수 있다.
또한, 컨택트홀을 형성하는 공정은 제2 층간 절연막을 에칭하는 공정과, 제1 층간 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 것으로, 제1 층간 절연막의 에칭 조건의 제어에 의해 반도체층의 오버 에칭을 억제할 수 있다.
또한, 소스 영역 및 드레인 영역에 도달하는 컨택트홀은 소스 영역 및 드레인 영역에 각각 인접하는 분리 절연막 표면 상에 연장되어 형성되어 있는 것을 특징으로 하는 것으로, 실리콘 질화막을 이용하여 제1 층간 절연막과 제2 층간 절연막의 에칭을 구분하여 행하여 컨택트홀을 형성하고 있기 때문에, 제1 층간 절연막의 에칭 조건의 제어에 의해, 반도체층의 오버 에칭을 억제할 수 있어 접합 누설전류를 발생할 우려가 없는 반도체 장치를 얻을 수 있음과 함께, 소스·드레인 영역에 도달하는 컨택트홀을 형성할 때에 분리 절연막이 에칭되는 것이 억제되어 반도체층과 소스·드레인 영역으로 이루어지는 pn 접합과, 배선과의 거리를 충분히 유지하는 수 있고, 반도체 장치의 소자 밀도의 향상과 신뢰성의 향상을 도모할 수 있다.
또한, 제2 층간 절연막은 실리콘 질화막과의 선택비가 높은 물질에 의해 에칭되고, 제1 층간 절연막은 실리콘 질화막과의 선택비가 낮은 물질에 의해 에칭되는 것을 특징으로 하는 것으로, 실리콘 질화막과의 선택비를 이용하여 제1 층간 절연막과 제2 층간 절연막의 에칭을 행하고 있기 때문에, 제어성 좋게 컨택트홀을 형성할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 상면도.
도 3은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 4는 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 5는 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 6은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 상면도.
도 7은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 8은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 상면도.
도 9는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 11은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 12는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 13은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 14는 본 발명의 실시예 2에 따른 반도체 장치를 나타내는 단면도.
도 15는 본 발명의 실시예 2에 따른 반도체 장치를 나타내는 단면도.
도 16은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 17은 본 발명의 실시예 3에 따른 반도체 장치를 나타내는 단면도.
도 18은 본 발명의 실시예3에 따른 반도체 장치를 나타내는 상면도.
도 19는 본 발명의 실시예 3에 따른 반도체 장치를 나타내는 단면도.
도 20은 본 발명의 실시예3에 따른 반도체 장치를 나타내는 상면도.
도 21은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 22는 종래의 반도체 장치를 나타내는 단면도.
도 23은 종래의 반도체 장치를 나타내는 단면도.
도 24는 종래의 반도체 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 매립 산화막
3 : 반도체층
4 : 분리 절연막
13 : 컨택트홀
14 : 실리콘 질화막
11, 111 : 층간 절연막
실시예 1.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면도이고, 도 1에 있어서, 참조 부호 1은 반도체 기판, 참조 부호 2는 매립 산화막, 참조 부호 3은 반도체층, 참조 부호 4는 분리 절연막, 참조 부호 5는 게이트 절연막, 참조 부호 6은 게이트 전극, 참조 부호 7, 71, 8 및 81은 소스·드레인 영역, 참조 부호 72 및 82는 포켓 주입 영역, 참조 부호 9는 측벽 절연막, 참조 부호 10 및 110은 배선, 참조 부호 11은 층간 절연막, 참조 부호 12는 p형 불순물 영역, 참조 부호 13은 컨택트홀, 참조 부호 14는 실리콘 질화막이다.
또한, 도 2는 본 발명의 실시예 1에 따른 반도체 장치의 상면도이고, 도 1은도 2에 도시한 A-A 단면에 있어서의 단면도이다. 도 1에 있어서는, 층간 절연막(11, 111), 실리콘 질화막(14), 배선(10), 측벽 절연막(9), 소스·드레인 영역(71, 81), 포켓 주입 영역(72, 82)은 간단화를 위해 생략하고 있다.
도 1을 참조하여, 반도체 기판(1) 표면 상 전면에 매립 산화막(2)을 통해 반도체층(3)이 형성된 것은 SOI 기판으로 불리고 있고, 그 형성 방법은 접합법이나 SIMOX 법 등 여러 가지 것이 있지만, 어느 쪽의 방법으로 형성되어 있더라도 괜찮다. 그리고, 매립 산화막(2)의 막 두께는 100㎚∼500㎚ 정도이고, 반도체층(3)은 막 두께가 30∼400㎚ 정도이고 붕소 등의 p형 불순물을 1×1015∼1×1018/㎤ 정도 포함하고 있다.
그리고, 반도체층(3)에 형성된 p형 불순물 영역(12)과, 실리콘 산화막 등의 분리 절연막(4 : PTI)으로 이루어지는 부분 분리 영역에 의해 트랜지스터가 형성된 활성 영역이 둘러싸여 상호 분리되어 있고, 최소 분리 폭은 200㎚ 정도이다. 또한, 분리 절연막(4)의 막 두께는 반도체층(3)의 막 두께의 2분의 1로부터 3분의 1 정도이고, 분리 절연막(4) 아래의 반도체층(3)의 막 두께가 10∼200㎚ 정도가 되도록 설정한다.
그리고, 분리 절연막(4) 상면은 반도체층(3)의 표면과 동일한 것이 미세 가공상 바람직하지만, 반도체층(3)이 얇은 경우에는 분리 절연막(4) 아래의 반도체층(3)의 막 두께를 충분히 남기고자 한다면 소자 분리에 필요한 막 두께를 취하는 것이 어려워지기 때문에, 분리 절연막(4)의 상면을 반도체층(3) 표면보다도높게 형성한 쪽이 소자 분리 성능이 향상된다. 또한, 반도체층(3)과 분리 절연막(4) 사이에는 필요에 따라서 5∼30㎚ 정도의 실리콘 산화막이 형성되어 있다(도시하지 않음). 여기서는, 분리 절연막(4)으로서 실리콘 산화막을 이용하고 있지만, 실리콘 질화막, 실리콘 산질화막, 불소를 함유한 실리콘 산화막 또는 다공성형의 실리콘 산화막 등, 다른 절연막이라도 괜찮다.
소스·드레인 영역(7, 8, 71, 81), 포켓 주입 영역(72, 82) 및 p형 불순물 영역(12)은 p형 반도체층(3)에 불순물을 주입하여 형성되어 있고, p형 불순물 영역(12)은 붕소 등을 1×1017∼1×1018/㎤ 정도 포함하고 있다. 또한, 포켓 주입 영역(72, 82)은 B, BF2또는 In 1×1017∼1×1019/㎤ 정도 포함하고 있다. 이 포켓 주입 영역(72, 82)은 단채널 효과를 억제하기 위한 것으로, 게이트 절연막이나 소스·드레인 영역의 접합 깊이 등을 조절하여 최적화하면, 형성할 필요가 없는 경우도 있다.
또한, 소스·드레인 영역(7, 8)은 비소 등의 n형 불순물을 1×1019∼1×1021/㎤ 정도 포함하고, 매립 산호막(2)까지 도달하여 형성되어 있고, 소스·드레인 영역(71, 81)은 인 등의 n형 불순물을 1×1018∼1×1020/㎤ 정도 포함하고, 소스·드레인 영역(7, 8)과 함께 LDD(Lightly Doped Drain) 구조로 되어 있다. 단, LDD 구조는 필요에 따라서 형성된다. 또한, 소스·드레인 영역(7, 8)은 매립 산화막(2)까지 도달하지 않는 경우도 있다.
게이트 절연막(5)으로서는 SiO2, SiON, SiO2/Si3N4/SiO2(ONO)의 적층막, Ta2O5, Al2O3, BST막(BaxSr1-xTiO3: Barium Strontium Titanium) 등이 있다.
게이트 전극(6)은 인 등의 n형 불순물을 2∼15×1020/㎤ 정도 포함하고, 막 두께가 100∼400㎚ 정도의 폴리실리콘으로 형성되어 있지만, 이 이외에도 불순물을 포함한 폴리실리콘과 TiSi2, CoSi2, NiSi2, WSi2, TaSi2, MoSi2, HfSi2, Pd2Si, PtSi2, ZrSi2등의 금속 실리사이드층 또는 W, Mo, Cu, Al 등의 금속과의 적층 구조라도 좋고, W, Mo, Cu, Al 등의 금속으로 형성되어 있어도 좋다. 또한, 소스·드레인 영역(7, 8) 및 p형 불순물 영역(12)의 표면에도 TiSi2, CoSi2, NiSi2, WSi2, TaSi2, MoSi2, HfSi2, P2Si, PtSi2, ZrSi2등의 금속 실리사이드가 형성되어 있어도 좋다(도시하지 않음).
측벽 절연막(9)은 실리콘 산화막, TEOS막, Si3N4막 또는 Si3N4/SiO2의 적층막 등으로 형성되어 있지만, Si3N4막 또는 Si3N4/SiO2의 적층막 등과 같이 질소를 포함한 막 쪽이 컨택트홀(13) 형성의 마스크 어긋남에 의해서도 에칭될 우려가 없어진다. 또한, 실리콘 질화막(14)과의 상승 효과로, 소스 영역으로서 동작하는 소스·드레인 영역(7, 71), 또는 소스·드레인(8, 81) 근방의 채널 형성 영역이 되는 반도체층(3)에 스트레스에 의해 발생하는 결함 밀도를 높일 수 있고, 채널 형성 영역의 캐리어(nMOS이면 정공, pMOS이면 전자)가 소스 영역에 흡수되어 기판 부유 효과를 보다 한층 더 억제할 수 있다.
층간 절연막(11, 111)은 플라즈마 CVD법, LPCVD(Low Pressure Chemical Vapor Deposition)법, 또는 상압 CVD법 등으로 형성된 실리콘 산화막으로 이루어지고, 층간 절연막(11)은 10∼300㎚ 정도, 층간 절연막(111)은 100∼2000㎚ 정도의 막 두께를 갖는다. 또한, 실리콘 산화막 대신에 TEOS(Tetra Ethyl Ortho Silicate)막, SOG(Spin On Glass)막이나, 불순물이 주입된 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boro Phospho Silecate Glass) 또는 BPTEOS(Boro Phospho TEOS)로 형성되어 있어도 좋다.
실리콘 질화막(14)은 50∼100㎚ 정도의 막 두께를 갖고, 0.1㎛∼0.5㎛ 직경의 컨택트홀(13)이 형성되어 있는 부분을 제외하고 전면에 형성되어 있다. 그리고, 실리콘 질화막(14)이 형성됨으로써, 분리 절연막(4) 아래의 반도체층(3)에 결함이 형성된다.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 단면도이고, 도 1에 도시한 파선 B로 둘러싼 부분의 확대도이다. 도 3에 도시한 바와 같이, 분리 절연막(4) 아래에 결함이 형성된다.
일반적으로 실리콘 질화막의 조성으로서는 1×1011dyn/㎠ 정도의 스트레스를 갖는 Si3N4가 알려져 있지만, SixNy의 Si에 대한 N의 비율에 의해 막 스트레스를 제어할 수 있다. 또한, O를 첨가하여, O와 N의 조성비를 변화시킴으로써 막 스트레스를 제어할 수 있기 때문에, 실리콘 질화막 대신에 실리콘 산질화막(SiON)을 형성하여도 좋다.
다음에 동작에 관해서 설명한다. 도 1을 참조하여, 예를 들면 nMOS 트랜지스터의 경우, 각 전극에 인가하는 전압은 VG=1.8V, VD=1.8V, VS=0V, VB=0V 정도이고, 게이트 전극(5) 아래의 반도체층(3) 표면에 채널이 형성되고, 소스·드레인 영역(7, 71), 또는 소스·드레인 영역(8, 81)의 한쪽이 소스 영역, 다른쪽이 드레인 영역이 되고, 회로로서 동작한다. 분리 절연막(4) 아래의 반도체층(3)은 게이트 전극(6) 아래의 반도체층(3)과 마찬가지로 p형의 불순물을 포함하고 있기 때문에, 게이트 전극(6) 아래의 반도체층(3)에는 불순물 영역(12)을 통해 배선(110)으로부터 전압이 인가된다.
이들 전압은 일례이고, 게이트 절연막 두께나 게이트 길이에 의해서 변동되는 것이다.
실시예 1에 있어서는 nMOS 트랜지스터가 형성되어 있는 경우에 관해서 설명을 행하였지만, pMOS 트랜지스터가 형성되는 경우에는 반도체층(3)에 포함되는 불순물은 인이나 비소 등의 n형의 불순물, 소스·드레인 영역(7, 8, 71, 81)에 포함되는 불순물은 붕소 등의 p형의 불순물, 포켓 주입 영역(72, 82)에 포함되는 불순물은 As, P 또는 Sb 등의 n형의 불순물, 게이트 전극(6)에 포함되는 불순물은 붕소 등의 p형의 불순물로 한다. 그리고 p형 불순물 영역(12) 대신에 n형 불순물 영역을 형성한다. 이 경우의 인가 전압은 각각 VG=0V, VD=0V, VS=1.8V, VB=1.8V 정도이다.
또한, 이 실시예에 있어서는 배선(10, 110)의 배치에 관한 일례를 나타내고 있지만, 회로의 구성에 의해 배선과 트랜지스터 사이에 형성되는 층간 절연막의 층수, 배치 등은 다르고, 또한, 한개의 활성 영역에 한개의 트랜지스터가 형성된 반도체 장치를 이용하여 설명을 행하고 있지만, 특히 이것에 한정되는 것은 아니다.
또한, 실시예 1에 있어서는 실리콘 질화막(14)이 전면에 형성된 것을 도면에 의해 설명하였지만, PTI와 FTI가 병용되어 있는 반도체 장치에 있어서는(도시하지 않음), 소자 분리로서 PTI가 이용되고 있는 영역에 실리콘 질화막(14)이 형성되어 있으면, 분리 특성을 향상시킬 수 있다.
도 4는 본 발명의 실시예 1에 따른 다른 반도체 장치를 나타내는 단면도이고, 도 4에 있어서 참조 부호 141은 실리콘 질화막이다. 도 4에 도시한 바와 같이, 측벽 절연막(9)을 Si3N4막 또는 Si3N4/SiO2의 적층막 등과 같은 질소를 포함한 막으로 형성함과 함께, 게이트 전극(6)의 표면 상에 실리콘 질화막(141)이 형성되어 있으면, 게이트 전극(6)과 배선(10)이 접속할 우려가 보다 한층 더 없어진다.
도 5는 본 발명의 실시예 1에 따른 또 다른 반도체 장치를 나타내는 단면도이고, 도 6은 본 발명의 실시예 1에 관한 또 다른 반도체 장치를 나타내는 상면도이다. 도 5에 도시한 반도체 장치의 단면도는 도 6 중의 C-C 단면에 있어서의 단면도이다. 이들 도면을 참조하여, 게이트 전극(6)과 소스·드레인 영역(7)의 양방에 접속하는 배선(10)을 구비하고 있고, 이 부분의 컨택트홀 직경은 다른 부분의 컨택트홀 직경의 약 2배 정도이다. 이러한 구조의 반도체 장치는 일반적으로 공유컨택트 구조라고 불리고, 게이트 전극(6)과 소스·드레인 영역(7)이 항상 동일 전위로 동작하는 SRAM 메모리셀 등에 이용된다. 이 배선 구조 이외에는 도 1에 도시한 반도체 장치와 마찬가지의 구조이다.
도 7은 본 발명의 실시예 1에 따른 또 다른 반도체 장치를 나타내는 단면도이고, 참조 부호 113은 층간 절연막, 참조 부호 131은 컨택트홀, 참조 부호 210은 배선이다. 도 7을 참조하여, 층간 절연막(113)에 형성된 컨택트홀(131)을 통해 게이트 전극(6)에 배선(210)이 접속되지만, 이 컨택트홀(131)이 형성되는 영역은 분리 절연막(4)이 매립 산화막(2)까지 도달하는 FTI로 되어 있는 이외에는 도 1 및 도 2에 도시한 반도체 장치와 마찬가지의 구조이다.
도 8은 도 7에 도시한 반도체 장치의 상면도이고, 도 7에 도시한 단면도는 도 8에 도시한 D-D 단면에 있어서의 단면도이다. 도 8을 참조하여, 파선 E로 둘러싸인 부분이 FTI로 되어 있다. 도 8에 있어서는 간략화를 위해 층간 절연막은 도시하지 않는다.
이와 같이 FTI와 PTI를 병용하면, 컨택트홀(131) 형성 시에 마스크 어긋남이 발생하여도, 분리 절연막(4)이 에칭되어 반도체층(3)에 도달할 우려가 없고, 신뢰성이 향상된다.
본 실시예 1에 도시한 반도체 장치에 따르면, 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 절연막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서, 소자 표면 상에 층간 절연막을 통해 형성된 실리콘 질화막을 구비하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위를 안정적으로 고정할 수 있고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에 반도체 장치의 신뢰성이 향상된다.
또한, 게이트 절연막에 수소가 진입하여 반도체층과 게이트 절연막의 계면에서 수소 종단(hydrogen termination)하면, 핫 캐리어 내성이 열화하는 것이 알려져 있지만, 실리콘 질화막이 형성되어 있기 때문에, 게이트 절연막 및 매립 산화막으로의 수소의 침입이 방지되어 핫 캐리어 내성이 향상된다고 하는 효과를 발휘한다.
또한, 실리콘 질화막에 있어서 Si에 대한 N의 비율을 제어하거나, 실리콘 산질화막에 있어서 O와 N의 비율을 제어함으로써, 실리콘 질화막이나 실리콘 산질화막의 막 스트레스를 높게 할 수 있고, PTI의 분리 절연막 아래의 반도체층에 발생하는 결함 밀도를 높일 수 있기 때문에, 라이프 타임 킬러의 역할이 높아진다.
다음에 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 관해서 설명한다. 도 9∼도 13은 실시예 1을 나타내는 반도체 장치의 제조 방법의 일공정을 나타내는 단면도이고, 도 9에 있어서, 참조 부호 31은 실리콘 산화막, 참조 부호 32는 실리콘 질화막, 참조 부호 41은 홈이다. 도 9를 참조하여, 반도체 기판(1)의 표면 상에 매립 산화막(2) 및 반도체층(3)을 구비한 SOI 기판의 반도체층(3) 표면 상에 5∼40㎚ 정도의 막 두께를 갖는 실리콘 산화막(31)을 형성한다. 이 실리콘산화막(31)의 형성 방법으로서는 열 산화법이나, TEOS 산화막을 CVD법에 의해 형성하는 방법 등이 있다.
그리고, LPCVD법이나 플라즈마 질화막 CVD법에 의해 50∼300㎚ 정도의 막 두께를 갖는 실리콘 질화막(32)을 형성하고, 포토레지스트 마스크(도시하지 않음)를 이용하여 분리 영역 상의 실리콘 질화막(32) 및 실리콘 산화막(31)을 RIE(Reactibe Ion Etching) 또는 ECR(Electron Cyclotron Resonance) 장치를 이용한 이방성 에칭에 의해 선택적으로 제거한다. 그리고, 포토레지스트 마스크를 제거한 후에 실리콘 질화막(32)을 마스크로서 RIE 또는 ECR 장치를 이용하여 반도체 기판(1)을 이방성 에칭하고, 반도체 기판(1)의 표면에 깊이 20∼300㎚ 정도의 홈(41)을 형성한다. 이 홈(41)의 폭은 100∼500㎚ 정도이고, 홈(41) 아래에 반도체층(3)이 10∼100㎚ 정도 남도록 조절한다. 도 9는 이러한 공정이 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다.
도 10에 있어서, 참조 부호 42는 홈, 참조 부호 301은 포토레지스트 마스크이다. PTI와 FTI를 병용하는 경우에는, 도 9에 도시한 공정 후에 FTI로 하는 부분을 개구하는 포토레지스트 마스크(301)를 형성하여 홈(41)의 저부를 에칭하고, 매립 산화막(2)까지 도달하는 홈(42)을 형성한다. 도 10은 이러한 공정이 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다. 포토레지스트 마스크(301)는 홈(41)의 내부까지 형성하여도 좋고, 실리콘 질화막(32) 표면 상에 형성하여도 좋다.
다음에 플라즈마 TEOS 또는 HDP(High Density Plasma) 장치에 의해 전면에실리콘 산화막을 100㎚∼500㎚ 정도의 막 두께로 형성하고(도시하지 않음), 1000∼1100℃ 정도의 열처리를 행하여 막질을 향상시킨다. 그리고, 실리콘 질화막(32)을 스토퍼로 한 CMP(Chemical Mechanical Polishing)법에 의해 실리콘 질화막(32) 표면 상의 실리콘 산화막을 제거하고, 홈(41), 실리콘 산화막(31) 및 실리콘 질화막(32)으로 이루어지는 개구의 내부에만 실리콘 산화막을 남긴다. 그 후, 개구 내부의 실리콘 산화막 표면과, 반도체층(3) 표면과의 단차를 없애기 위해서 실리콘 산화막을 에칭하고 나서 열 인산에 의한 웨트 에칭으로 실리콘 질화막(32)을 제거하고, 실리콘 산화막(31)을 제거하여 분리 절연막(4)이 형성된다. 도 11은 이러한 공정이 끝난 단계에서의 단면도이다.
홈(41) 내에 실리콘 산화막을 피착시키기 전에 900∼1000℃ 정도의 고온 열 산화를 행하면, 홈(41) 저면과 측면에 의해 형성되는 실리콘의 각부(角部)나, 홈(41) 측면과 반도체층(3) 표면에 의해 형성되는 실리콘의 각부를 둥글게 할 수 있어 이 부분에서의 스트레스가 완화된다.
그리고, 열 산화에 의한 실리콘 산화막을 전면에 형성하고 나서(도시하지 않음), 채널 형성 영역의 전위를 고정하기 위한 배선을 형성하는 부분에 개구를 갖는 포토레지스트 마스크(도시하지 않음)를 형성하고, nMOS의 경우에는 B, BF2, In 등의 p형의 불순물을 이온 주입하여 1×1017∼1×1018/㎤ 정도의 불순물 농도를 갖는 p형 불순물 영역(12)을 형성한다. pMOS의 경우에는 P, As, Sb 등의 n형의 불순물에 의해 n형 불순물 영역을 형성한다.
또한, 필요에 따라서, nMOS의 경우에는 붕소나 불화 붕소, pMOS의 경우 인이나 비소 등의 불순물을 10∼20KeV, 1×1012∼5×1012/㎠ 정도로 전면에 이온 주입하여 채널 형성 영역에 임계치를 조정하는 불순물을 도입한다(도시하지 않음). 이 실리콘 산화막은 이온 주입 시의 손상으로부터 반도체 기판 표면을 보호하는 것이고, 이들 이온 주입 후에 제거한다.
다음에, 도 12를 참조하여, 게이트 절연막(5)으로서, 예를 들면, 실리콘 산화막을 7∼10㎚ 정도의 막 두께로 반도체 기판(1) 표면 전체에 열 산화에 의해 형성하고 나서, 게이트 전극(6)이 되는 폴리실리콘층을 LPCVD법에 의해 100∼400㎚ 정도 전면에 피착시킨 후, 포토레지스트 마스크(도시하지 않음)를 이용하여 RIE 또는 ECR 등의 이방성 에칭 장치에 의해 패터닝함으로써 게이트 전극이 되는 폴리실리콘층(6)을 형성한다. 이 때, 폴리실리콘층의 표면 상에 실리콘 산화막이나, 실리콘 질화막과 실리콘 산화막의 적층막을 형성하고 나서, 포토레지스트 마스크를 이용하여 이들 막을 일단 패터닝하고, 그 후로, 이 패터닝된 막을 이용하여 폴리실리콘층을 가공하여도 좋다. 또한, 폴리실리콘층의 표면 상에 WSi 등의 금속 실리사이드층을 피착시키고 나서 패터닝하여도 좋다(도시하지 않음).
그 후, nMOS의 경우에는 붕소나 불화 붕소 등, pMOS의 경우에는 인이나 비소 등을 1×1012∼1×1014/㎠ 정도로 각각 이온 주입하여 포켓 주입 영역(72, 82)을 형성한다.
그리고, nMOS의 경우에는 인이나 비소, MOS의 경우에는 붕소나 불화 붕소 등을 20∼40keV, 1014∼1015/㎠ 정도로 각각 이온 주입하여 소스·드레인 영역(71, 81)을 형성한다.
다음에, 플라즈마 CVD법에 의해 전면에 실리콘 산화막을 30∼100㎚ 정도의 막 두께로 피착하고, 에치백함으로써 측벽 절연막(9)을 형성한 후, nMOS의 경우에는 비소 등, pMOS의 경우에는 붕소나 불화 붕소 등을 10KeV, 1×1014∼1×1016/㎠ 정도로 이온 주입하여 소스·드레인 영역(7, 8)을 형성한다. 도 12는 이러한 공정이 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다.
측벽 절연막(9)은 TEOS막 등이라도 좋고, LPCVD법이나 플라즈마 CVD법으로 Si3N4나, Si3N4/SiO2의 적층막을 형성하여도 좋다. 적층막으로 하는 경우에는, 예를 들면, 실리콘 산화막을 RTO(Rapid Thermal Oxidation)로 형성하고 나서 실리콘 질화막을 CVD법으로 피착하고, 에치백하여 형성한다.
포켓 주입 영역(72, 82)이 형성되지 않는 경우도 있고, 소스·드레인 영역도 필요에 따라서 LDD 구조로 하기 때문에, 경우에 따라서 소스·드레인 영역(7, 8)을 형성하지 않는 경우도 있다. 주입된 불순물은 800∼1150℃ 정도에서 10∼30분 정도 어닐링함으로써 활성화된다.
게이트 전극(6)이나 소스·드레인 영역(7, 8) 표면에 CoSi2등의 금속 실리사이드층을 형성하는 경우에는, 이 단계에서 전면에 코발트를 피착하여 RTA(Rapid Thermal Anneal) 처리하면, 실리콘이 노출된 게이트 전극(6) 표면이나 소스·드레인 영역(7, 8) 표면에서 반응하고, 이 부분에 금속 실리사이드층이 형성된다. 그 후, 미반응인 채로 남은 코발트를 제거한다(도시하지 않음). CoSi2이외에, TiSi2, NiSi2, WSi2, TaSi2, MoSi2, HfSi2, Pd2Si, PtSi2, ZrSi2등의 금속 실리사이드여도 좋다.
도 13에 있어서, 참조 부호 302는 포토레지스트 마스크이다.
도 13을 참조하여, 층간 절연막(11)이 되는 실리콘 산화막을 플라즈마 CVD법, LPCVD법, 또는 상압 CVD법 등으로 10∼300㎚ 정도 피착한다. 층간 절연막(11)은 실리콘 산화막 대신에, TEOS막, SOG막이나, 불순물이 주입된 PSG, BSG, BPSG 또는 BPTEOS로 형성되어 있어도 좋다. 상술한 산화막 피착 공정은 필요에 따라 생략할 수 있다.
그 후, LPCVD(600∼800℃), 플라즈마 CVD(300∼500℃) 또는 상압 CVD(300∼500℃) 등으로 50∼100㎚ 정도의 막 두께를 갖는 실리콘 질화막(14)을 형성한다. 실리콘 질화막 Si3N4대신에 SiOxNy를 이용하여도 좋고, Si와 N의 조성을 Si3N4와 다르게 하여도 좋다. LPCVD법으로 형성한 막은 막 두께 균일성이 좋고, 치밀성이나 화학적 안정성이 높다고 하는 이점을 갖고, 플라즈마 CVD법이나, 상압 CVD법으로 형성한 막은 저온에서 형성 가능하기 때문에, 불순물의 TED(Transient Enhanced Diffusion)를 억제하는 것이 가능해져 트랜지스터의 전류 구동 능력을 향상할 수 있다고 하는 이점을 갖는다. 또한, 플라즈마 CVD법은 실리콘 질화막의 Si와 N의 조성비의 제어가 용이하기 때문에, 스트레스의 제어도 가능해진다.
그리고, 층간 절연막(11)과 마찬가지로 하여 100∼2000㎚ 정도의 막 두께를 갖는 층간 절연막(111)을 형성한 후, CMP로 평탄화하고 나서, CMP에 의한 표면 거침을 없애기 위해 층간 절연막(11)과 마찬가지로 하여 재차 실리콘 산화막을 50∼200㎚ 정도의 막 두께로 피착한다(도시하지 않음).
그 후, 층간 절연막(111) 표면 상에 소스·드레인 영역(7, 8) 및 p형 불순물 영역(12)에 접속하는 컨택트홀(13)이 형성되는 영역에 개구를 갖는 포토레지스트 마스크(302)를 형성하고 나서, RIE, 마그네트론 RIE 또는 ECR 장치 등으로 실리콘 질화막(14)과의 선택비가 높은 CxFy(예로서, x=4, y=8) 등의 에칭 가스에 의해 층간 절연막(111)을 에칭한다. 이 때 첨가 가스로서, H2나 CO를 이용하여도 좋다. 도 13은 이러한 공정이 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다.
다음에 실리콘 질화막과 실리콘 산화막과의 선택비가 낮은 조건에서, 남은 실리콘 질화막(14) 및 층간 절연막(11)을 에칭하여 컨택트홀(13)을 형성한다.
그리고, 블랭킷 CVD법에 의해 W를 피착하고, 컨택트홀(13) 내를 매립하고 나서 에치백에 의해 평탄화한다. 그 후, 전면에 Al을 피착시키고 나서 패터닝함으로써, W와 Al로 이루어지는 배선(10, 110)이 형성되고, 도 1에 도시한 반도체 장치가 형성된다.
이 후 또한, 층간 절연막(111) 및 배선(10, 110)을 형성한 것과 마찬가지의 공정으로 층간 절연막과 배선이 적층된다(도시하지 않음).
배선(10, 110)의 W의 피착 방법으로서는 선택 CVD법이라도 좋고, W 대신에고온 스퍼터법이나 리플로우 스퍼터법에 의해 Al을 피착시켜도 좋고, LPCVD법에 의해 TiN이나 도핑된 폴리실리콘을 피착시켜도 좋다. 또한, Al 대신에 AlCuSi, Cu 또는 도핑된 폴리실리콘을 이용하여도 좋다.
또한, 배선 재료로서 금속이 사용되는 경우에는 각 컨택트홀의 내벽에 TiN 등의 배리어 메탈을 형성하여 반도체층(3)으로 금속이 확산되는 것을 방지한다.
본 실시예에 있어서는, 소스·드레인 영역 및 p형 불순물 영역에 접속하는 컨택트홀 및 배선을 동일한 공정으로 형성하였지만, 각각의 컨택트홀 및 배선의 형성은 회로 배치에 따라서 다른 공정으로 행하여도 좋고, 그 형성 순서도 필요에 따라서 변경 가능하다.
또한, 소스·드레인 영역(7, 8) 표면에 살리사이드법에 의해 금속 실리사이드층이 형성되어 있으면, 이 금속 실리사이드층이 층간 절연막(11)을 에칭할 때의 에칭 스톱으로서 기능하기 때문에, 에칭 마진이 증가한다.
실시예 1에 도시한 반도체 장치의 제조 방법에 따르면, 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 절연막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서, 소자 표면 상에 층간 절연막을 통해 실리콘 질화막을 형성하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위가 안정적으로 고정되고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에, 신뢰성이 향상된 반도체 장치를 제조할 수 있다.
또한, 게이트 절연막에 수소가 진입하여 반도체층과 게이트 절연막의 계면에서 수소 종단하면, 핫 캐리어 내성이 열화하는 것이 알려져 있지만, 실리콘 질화막이 형성되어 있기 때문에, 게이트 절연막 및 매립 산화막으로의 수소 침입이 방지되어 핫 캐리어 내성이 향상된 반도체 장치의 제조 방법을 얻는 수 있다. 특히, 벌크 기판에 비해 디바이스 특성에 영향을 주는 산화막이 2개(게이트 절연막, 매립 산화막)인 SOI 기판 상에 형성되는 디바이스에 있어서 상기 효과가 크다.
또한, 실리콘 질화막을 이용하여 실리콘 질화막 상의 막 두께가 두꺼운 층간 절연막과, 실리콘 질화막 아래의 막 두께가 얇은 층간 절연막의 에칭을 구분하여 행하여 컨택트홀을 형성하고 있기 때문에, 실리콘 질화막 아래의 층간 절연막의 에칭 조건의 제어에 의해, 반도체층의 오버 에칭을 억제할 수 있어 접합 누설 전류를 발생시킬 우려가 없는 반도체 장치를 얻을 수 있다.
실시예 2.
도 14 및 도 15는 본 발명의 실시예 2에 따른 반도체 장치의 단면도이고, 도 14에 있어서, 참조 부호 33은 p웰, 참조 부호 34는 웰, 참조 부호 73, 74, 83 및 84는 n형 소스·드레인 영역, 참조 부호 75 및 85는 p형 포켓 주입 영역, 참조 부호 76, 77, 86 및 87은 p형 소스·드레인 영역, 참조 부호 78 및 88은 n형 포켓 주입 영역, 참조 부호 121은 p형 불순물 영역, 참조 부호 122는 n형 불순물 영역이다.
도 14를 참조하여, 이 실시예에 있어서는 반도체층에 이온 주입하여 형성된 p웰(33)에 nMOS 트랜지스터가 형성되고, n웰(34)에 pMOS 트랜지스터가 형성되어 CMOS 구조로 되어 있고, nMOS 트랜지스터와 pMOS 트랜지스터 사이에는 PTI에 의해 분리되고, 또한, 각각의 트랜지스터의 채널 형성 영역이 PTI 아래의 반도체층을 통해 p형 불순물 영역(121) 또는 n형 불순물 영역(122)에 접속되어 전위 고정되어 있다. p웰(33)은 B, BF2, In 등의 불순물을 1×1015∼1×1019/㎤ 정도 포함하고, n웰(34)은 P, As, Sb 등의 불순물을 1×1015∼1×1019/㎤ 정도 포함하고 있다. nMOS 트랜지스터의 게이트 전극(6)이 폴리실리콘층을 구비하고 있는 경우에는, 실시예 1과 마찬가지로 인 등의 n형 불순물을 2∼15×1020/㎤ 정도 포함하고 있지만, pMOS 트랜지스터의 게이트 전극(6)의 폴리실리콘에 포함되는 불순물에 관해서는 붕소 등의 p형의 불순물의 경우도 있고(Dual Gate 구조), n형의 불순물을 포함하고 있는 경우도 있다(Single Gate 구조).
이 이외의, 각각의 막 두께나 불순물 농도에 관해서는 실시예 1에 도시한 반도체 장치와 마찬가지이다.
실시예 2에 도시한 반도체 장치에 따르면, 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 산화막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서, 소자 표면 상에 층간 절연막을 통해 형성된 실리콘 질화막을 구비하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위를 안정적으로 고정할 수 있고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에, 반도체 장치의 신뢰성이 향상된다.
또한, CMOS 구조로, 역도전형의 트랜지스터가 PTI를 통해 인접하고 있는 경우에는 분리 절연막 아래의 반도체층에 발생한 결함에 의해, 인접하는 p웰(33)과 n웰(34) 사이에서의 내압이 향상되어 반도체 장치의 신뢰성 향상을 도모할 수 있다고 하는 효과를 발휘한다.
또한, 게이트 절연막에 수소가 진입하여 반도체층과 게이트 절연막의 계면에서 수소 종단하면, 핫 캐리어 내성이 열화하는 것이 알려져 있지만, 실리콘 질화막이 형성되어 있기 때문에, 게이트 절연막 및 매립 산화막으로의 수소의 침입이 방지되어 핫 캐리어 내성이 향상된다고 하는 효과를 발휘한다.
또한, 도 15에 도시한 바와 같이, nMOS 영역과 pMOS 영역 사이를 FTI로 하면, 제조 공정은 번잡하게 되지만, 래치 업 내성이 향상된다.
다음에 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
도 16은 실시예 2를 나타내는 반도체 장치의 제조 방법의 일공정을 나타내는 단면도이고, 도 16에 있어서 참조 부호 303은 포토레지스트 마스크이다.
우선, 실시예 1과 마찬가지로 하여, 반도체 기판(1)의 표면에 매립 절연막을 통해 반도체층(3)이 배치된 SOI 기판의 표면에 분리 절연막(4)을 형성한다.
그리고, nMOS 영역을 개구하는 포토레지스트 마스크(303)를 형성하고, 전면에 B, BF2, In 등의 p형의 불순물을 이온 주입하여 1×1015∼1×1019/㎤ 정도의 불순물 농도를 갖는 p웰(33)을 형성한다. 도 16은 이러한 공정이 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다. 이 후, 포토레지스트 마스크(303)를 제거한다.
그리고, p웰(33)을 형성한 것과 마찬가지로 하여, pMOS 영역을 개구하는 포토레지스트 마스크를 형성하여, 전면에 P, As, Sb 등의 n형의 불순물을 이온 주입하여 1×1015∼1×1019/㎤ 정도의 불순물 농도를 갖는 n웰(34)을 형성한다(도시하지 않음). 그 후, 포토레지스트 마스크를 제거한다.
그리고, 실시예 1에 도시한 방법과 마찬가지로 하여, p형 불순물 영역(121) 및 n형 불순물 영역(122)을 형성한다.
이 이외의 불순물 주입으로, nMOS 영역과, pMOS 영역이 다른 도전형이 되는 부분에 대해서는 각각의 영역을 개구하는 포토레지스트 마스크를 사용하여 각각에 이온 주입을 행하고, 실시예 1에 도시한 방법과 마찬가지로 불순물을 도입한다.
실시예 2에 도시한 반도체 장치의 제조 방법에 따르면, 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 절연막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서,소자 표면 상에 층간 절연막을 통해 실리콘 질화막을 형성하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해, 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위가 안정적으로 고정되고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에, 신뢰성이 향상된 반도체 장치를 제조할 수 있다.
또한, CMOS 구조로, 역도전형의 트랜지스터가 PTI를 통해 인접하고 있는 경우에는 실리콘 질화막을 형성하고 있기 때문에, 분리 절연막 아래의 반도체층에 결함이 발생하고, 인접하는 p웰(33)과 n웰(34) 사이에서의 내압이 향상되어 래치 업 내성이 향상되고, 반도체 장치의 신뢰성 향상을 도모할 수 있다고 하는 효과를 발휘한다.
또한, 게이트 절연막에 수소가 진입하여 반도체층과 게이트 절연막의 계면에서 수소 종단하면, 핫 캐리어 내성이 열화하는 것이 알려져 있지만, 실리콘 질화막이 형성되어 있기 때문에, 게이트 절연막 및 매립 산화막으로의 수소의 침입이 방지되어 핫 캐리어 내성이 향상된 반도체 장치의 제조 방법을 얻을 수 있다.
또한, 실리콘 질화막을 이용하여 실리콘 질화막 상의 막 두께가 두꺼운 층간 절연막과, 실리콘 질화막 아래의 막 두께가 얇은 층간 절연막의 에칭을 구분하여 행하여 컨택트홀을 형성하고 있기 때문에, 실리콘 질화막 아래의 층간 절연막의 에칭 조건의 제어에 의해, 반도체층의 오버 에칭을 억제할 수 있어 접합 누설 전류를발생할 우려가 없는 반도체 장치를 얻을 수 있다.
실시예 3.
도 17은 본 발명의 실시예 3에 따른 반도체 장치의 단면도이고, 도 17에 있어서, 참조 부호 132는 컨택트홀, 참조 부호 310은 배선이다.
본 실시예에 있어서는, 층간 절연막(11, 111) 및 실리콘 질화막(14)에 형성된 컨택트홀(132)이 소스·드레인 영역(7, 8)과 분리 절연막(4)의 표면 상에 걸쳐 형성되어 있고, 이 컨택트홀(132)을 통해 소스·드레인 영역(7, 8)에 접속하는 배선(310)이 분리 절연막(4) 표면 상에도 형성되어 있는 점 이외에는 실시예 1과 마찬가지의 구조이다.
또한, 도 18은 본 발명의 실시예 3에 관한 반도체 장치의 상면도이고, 도 17은 도 18에 도시한 F-F 단면에 있어서의 단면도이다. 도 18에 있어서는, 층간 절연막(11, 111), 실리콘 질화막(14), 배선(110, 310), 측벽 절연막(9), 소스·드레인 영역(71, 81), 포켓 주입 영역(72, 82)은 간략화를 위해 생략하고 있다.
실시예 3에 도시한 반도체 장치에 따르면, 소스·드레인 영역에 접속하는 배선을 인접하는 분리 절연막에 걸쳐 형성하는 보더리스 컨택트 구조의 반도체 장치에 있어서, 실리콘 질화막을 구비하고 있기 때문에, 소스·드레인 영역에 도달하는 컨택트홀을 형성할 때에 분리 절연막이 에칭되는 것이 억제되어 반도체층과 소스·드레인 영역으로 이루어지는 pn 접합과, 배선과의 거리를 충분히 유지하는 수 있고, 소자 밀도의 향상이 도모됨과 함께 신뢰성이 향상된 반도체 장치를 얻을 수 있다.
또한, 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 절연막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서, 소자 표면 상에 층간 절연막을 통해 형성된 실리콘 질화막을 구비하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위를 안정적으로 고정할 수 있고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에, 반도체 장치의 신뢰성이 향상된다.
또한, 게이트 절연막에 수소가 진입하여 반도체층과 게이트 절연막의 계면에서 수소 종단하면, 핫 캐리어 내성이 열화하는 것이 알려져 있지만, 실리콘 질화막이 형성되어 있기 때문에, 게이트 절연막 및 매립 산화막으로의 수소의 침입이 방지되어 핫 캐리어 내성이 향상된다고 하는 효과를 발휘한다.
도 19는 본 발명의 실시예 3에 따른 다른 반도체 장치를 나타내는 단면도이고, 참조 부호 123은 n형 불순물 영역이다. 도 19를 참조하여, n형 불순물 영역(123)은 P, As, Sb 등의 불순물을 1×1015∼1×1019/㎤ 정도 포함하고 있고, 소스·드레인 영역(7)에 접속하여 분리 절연막(4) 상에 컨택트홀(132)이 형성되는 영역보다도 분리 절연막(4) 중앙부로 퍼져 형성되어 있다. 이 n형 불순물 영역(123)은 컨택트홀(132)을 형성한 후, 경사 이온 주입을 행하는 등의 방법에 의해 형성할수 있다. 그 이외에는 도 17에 도시한 반도체 장치와 마찬가지의 구조이다.
보더리스 컨택트 구조의 반도체 장치에 있어서는, 실리콘 질화막(14)이 형성되어 있음에도 불구하고, 컨택트홀(132) 형성 시에 노출되는 분리 절연막(4)이 에칭되는 경우가 발생할 수 있지만, n형 불순물 영역(123)을 형성함으로써, 배선(310)과 반도체층(3)과의 거리를 충분히 유지하는 수 있고, 이 부분에서의 접합 누설 전류를 발생시킬 우려가 없어진다.
도 20은 본 발명의 실시예 3에 따른 또 다른 반도체 장치를 나타내는 상면도이고, 파선 G로 둘러싸인 부분에서는 분리 절연막(4)이 매립 산화막(2)까지 도달하는 FTI로 되어 있는 이외에는, 도 17에 도시한 반도체 장치와 마찬가지의 구조이다. 도 20에 도시한 반도체 장치에 따르면, 도 17에 도시한 반도체 장치에 비해 라이프 타임 킬러의 역할은 뒤떨어지지만, 컨택트홀(13) 형성 시에 분리 절연막(4)이 에칭되더라도 반도체층(3)과 접속할 우려가 없고, 신뢰성이 향상된다.
또한, 실시예 3에 있어서는, 실리콘 질화막(14)이 전면에 형성된 도면에 의해 설명을 행했지만, PTI와 FTI가 병용되어 있는 반도체 장치에 있어서는 소자 분리로서 PTI가 이용되고 있는 영역에 실리콘 질화막(14)이 형성되고 있으면, 분리 특성을 향상시킬 수 있다.
또한, 소스·드레인 영역(7, 8)과 분리 절연막(4) 표면 상에 걸쳐 배선(310)이 형성되는 부분의 표면 상에 실리콘 질화막(14)이 형성되어 있으면, 분리 절연막(4)의 형상을 유지할 수 있다.
또한, 보더리스 컨택트 구조는 실시예 1 및 실시예 2에 도시한 반도체 장치에도 적용할 수 있고, 마찬가지의 효과를 발휘한다.
다음에 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에 관해서 설명한다. 도 21은 실시예 3을 나타내는 반도체 장치의 제조 방법의 일공정을 나타내는 단면도이고, 도 21에 있어서, 참조 부호 304는 포토레지스트 마스크이다.
우선, 실시예 1과 마찬가지로 하여, 반도체 기판(1)의 표면에 매립 절연막을 통해 반도체층(3)이 배치된 SOI 기판의 표면으로 분리 절연막(4), p형 불순물 영역(pMOS의 경우에는, n형 불순물 영역), 게이트 절연막(5), 게이트 전극(6), 포켓 주입 영역(72, 82), 소스·드레인 영역(71, 81), 측벽 절연막(9), 소스·드레인 영역(7, 8)을 형성한다.
그리고, 실시예 1과 마찬가지로 하여, 층간 절연막(11), 실리콘 질화막(14), 층간 절연막(111)을 형성한 후, CMP로 평탄화하고 나서, CMP에 의한 표면 거침을 없애기 위해, 층간 절연막(11)과 마찬가지로 하여 재차 실리콘 산화막을 50∼200㎚ 정도의 막 두께로 피착한다(도시하지 않음).
그 후, 층간 절연막(111) 표면 상에 소스·드레인 영역(7, 8) 및 p형 불순물 영역(12)에 접속하는 컨택트홀(13, 132)이 형성되는 영역에 개구를 갖는 포토레지스트 마스크(304)를 형성하고 나서, 실시예 1과 마찬가지로 하여 층간 절연막(111)을 에칭한다. 이 때, 컨택트홀(132)은 소스·드레인 영역(7, 8)뿐만 아니라, 분리 절연막(4) 표면 상에도 형성되도록 포토레지스트 마스크(304)가 패터닝되어 있다. 도 21은 이러한 공정이 끝난 단층에서의 반도체 장치의 소자를 나타내는 단면도이다.
다음에 실리콘 질화막과 실리콘 산화막과의 선택비가 낮은 조건에서, 남은 실리콘 질화막(14) 및 층간 절연막(11)을 에칭하여 컨택트홀(132, 13)을 형성한다.
그리고, 실시예 1과 마찬가지로 하여 배선(110, 310)이 형성되어 도 17에 도시한 반도체 장치가 형성된다.
이 후 또한, 실시예 1과 마찬가지로 하여 다층 배선 구조가 형성된다(도시하지 않음).
이 실시예 3에 도시한 반도체 장치의 제조 방법에 따르면, 소스·드레인 영역에 접속하는 배선을 인접하는 분리 절연막에 걸쳐 형성하는 보더리스 컨택트 구조의 반도체 장치에 있어서, 실리콘 질화막을 이용하여 실리콘 질화막 상의 막 두께가 두꺼운 층간 절연막과, 실리콘 질화막 아래의 막 두께가 얇은 층간 절연막의 에칭을 구분하여 행하여 컨택트홀을 형성하고 있기 때문에, 실리콘 질화막 아래의 층간 절연막의 에칭 조건의 제어에 의해, 반도체층의 오버 에칭을 억제할 수 있어 접합 누설 전류를 발생시킬 우려가 없는 반도체 장치를 얻을 수 있음과 함께, 소스·드레인 영역에 도달하는 컨택트홀을 형성할 때에 분리 절연막이 에칭되는 것이 억제되어 반도체층과 소스·드레인 영역으로 이루어지는 pn 접합과, 배선과의 거리를 충분히 유지하는 수 있어 반도체 장치의 소자 밀도의 향상과 신뢰성의 향상을 도모할 수 있다.
또한, 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 절연막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서, 소자 표면 상에 층간 절연막을 통해 실리콘 질화막을 형성하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위가 안정적으로 고정되고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에, 신뢰성이 향상된 반도체 장치를 제조할 수 있다.
또한, 게이트 절연막에 수소가 진입하여 반도체층과 게이트 절연막의 계면에서 수소 종단하면, 핫 캐리어 내성이 열화하는 것이 알려져 있지만, 실리콘 질화막이 형성되어 있기 때문에, 게이트 절연막 및 매립 산화막으로의 수소의 침입이 방지되어 핫 캐리어 내성이 향상된 반도체 장치의 제조 방법을 얻을 수 있다.
본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 이하와 같은 효과를 발휘한다.
본 발명은 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 절연막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서, 소자 표면 상에 층간 절연막을 통해 형성된 실리콘 질화막을 구비하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위를 안정적으로 고정할 수 있고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에, 반도체 장치의 신뢰성이 향상된다.
또한, CMOS 구조로, 역도전형의 트랜지스터가 PTI를 통해 인접하고 있는 경우에는 분리 절연막 아래의 반도체층에 발생한 결함에 의해, 인접하는 pMOS 트랜지스터와 nMOS 트랜지스터 사이에서의 내압이 향상되어 반도체 장치의 신뢰성 향상을 도모할 수 있다고 하는 효과를 발휘한다.
또한, CMOS 구조로, 역도전형의 트랜지스터가 인접하고 있는 부분에는 FTI를 형성하고 있기 때문에, 인접하는 pMOS 트랜지스터와 nMOS 트랜지스터 사이에서의 내압이 향상되어 반도체 장치의 신뢰성 향상을 도모할 수 있다고 하는 효과를 발휘한다.
또한, 소스·드레인 영역에 접속하는 배선을 인접하는 분리 절연막에 걸쳐 형성하는 보더리스 컨택트 구조의 반도체 장치에 있어서, 층간 절연막 사이에 실리콘 질화막을 구비하고 있기 때문에, 소스·드레인 영역에 도달하는 컨택트홀을 형성할 때에 분리 절연막이 에칭되는 것이 억제되어 반도체층과 소스·드레인 영역으로 이루어지는 pn 접합과, 배선과의 거리를 충분히 유지하는 수 있어 소자 밀도의 향상이 도모됨과 함께, 신뢰성이 향상된 반도체 장치를 얻을 수 있다.
또한, 보더리스 컨택트 구조의 컨택트홀 형성 시에 노출되는 분리 절연막이 에칭되는 경우가 발생할 수 있지만, 각각의 소스·드레인 영역에 인접하여 소스·드레인 영역과 동일 도전형의 불순물 영역을 형성하고 있기 때문에, 배선과 분리 절연막 아래의 반도체층과의 거리를 충분히 유지하는 수 있어 이 부분에서의 접합누설 전류를 발생시킬 우려가 없어진다.
또한, 게이트 절연막에 수소가 진입하여 반도체층과 게이트 절연막의 계면에서 수소 종단하면, 핫 캐리어 내성이 열화하는 것이 알려져 있지만, 실리콘 질화막이 형성되어 있기 때문에, 게이트 절연막 및 매립 산화막으로의 수소 침입이 방지되어 핫 캐리어 내성이 향상된다고 하는 효과를 발휘한다.
또한, 소스 영역 및 드레인 영역 표면에 금속 실리사이드층이 형성되어 있으면, 이 금속 실리사이드층이 제1 층간 절연막을 에칭할 때의 에칭스톱으로서 기능하기 때문에, 에칭 마진이 증가하고, 제어성 좋게 배선을 형성할 수 있기 때문에, 신뢰성이 향상된 반도체 장치를 얻을 수 있다.
또한, 반도체 기판과, 이 반도체 기판의 표면 상 전체에 배치된 매립 절연막과, 또한 그 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 주표면에 소자가 형성된 반도체 장치에 있어서, 소자 표면 상에 층간 절연막을 통해 실리콘 질화막을 형성하고 있기 때문에, 이 실리콘 질화막의 스트레스에 의해 분리 절연막 아래의 반도체층에 라이프 타임 킬러가 되는 결함이 발생하여 캐리어(nMOS이면 정공, pMOS이면 전자)의 수명을 짧게 할 수 있다. 이 때문에, 분리 절연막 아래의 반도체층이 얇아지더라도 게이트 전극 아래의 채널 형성 영역의 전위가 안정적으로 고정되고, 지연 시간의 주파수 의존성이 억제되는 등, 기판 부유 효과가 억제되기 때문에, 신뢰성이 향상된 반도체 장치를 제조할 수 있다.
또한, CMOS 구조로, 역도전형의 트랜지스터가 PTI를 통해 인접하고 있는 경우에, 층간 절연막 사이에 실리콘 질화막을 형성하고 있기 때문에, 분리 절연막 아래의 반도체층에 결함이 발생하고, 인접하는 pMOS 트랜지스터와 nMOS 트랜지스터 사이에서의 내압이 향상되어 래치 업 내성이 향상되고, 반도체 장치의 신뢰성 향상을 도모할 수 있다고 하는 효과를 발휘한다.
제1 층간 절연막과 제2 층간 절연막을 다른 공정에서 에칭하여 컨택트홀을 형성하고 있기 때문에, 제1 층간 절연막의 에칭 조건의 제어에 의해, 반도체층의 오버 에칭을 억제할 수 있어 접합 누설 전류를 발생시킬 우려가 없는 반도체 장치를 얻을 수 있다.
또한, 소스 영역 및 드레인 영역에 접속하는 배선을 인접하는 분리 절연막에 걸쳐 형성하는 보더리스 컨택트 구조의 반도체 장치에 있어서, 실리콘 질화막을 이용하여 제1 층간 절연막과 제2 층간 절연막의 에칭을 구분하여 행하여 컨택트홀을 형성하고 있기 때문에, 제1 층간 절연막의 에칭 조건의 제어에 의해 반도체층의 오버 에칭을 억제할 수 있고, 접합 누설 전류를 발생시킬 우려가 없는 반도체 장치를 얻을 수 있음과 함께, 소스·드레인 영역에 도달하는 컨택트홀을 형성할 때에 분리 절연막이 에칭되는 것이 억제되어 반도체층과 소스·드레인 영역으로 이루어지는 pn 접합과, 배선과의 거리를 충분히 유지할 수 있고, 반도체 장치의 소자 밀도의 향상과 신뢰성의 향상을 도모할 수 있다.
또한, 제1 층간 절연막과 제2 층간 절연막 사이에 형성된 실리콘 질화막과의 선택비를 이용하여 제1 층간 절연막과 제2 층간 절연막의 에칭을 행하고 있기 때문에, 제어성 좋게 컨택트홀을 형성할 수 있고, 신뢰성이 향상된 반도체 장치를 제조할 수 있다.

Claims (3)

  1. 적어도 표면이 절연성인 기판과, 상기 기판의 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판 - 상기 반도체층은 그 주표면에 배치되는 제1 도전형의 제1 활성 영역 및 제1 도전형의 제2 활성 영역을 포함함 - 과,
    상기 제1, 제2 활성 영역 사이에 배치되고, 상기 기판의 상기 표면과의 사이에 상기 반도체층의 일부인 제1 반도체 영역을 남기고 상기 반도체층 주표면에 형성된 분리 절연막과,
    상기 제1 및 제2 활성 영역 및 상기 분리 절연막 표면 상에 형성된 제1 층간 절연막과,
    상기 제1 층간 절연막 상에 형성된 실리콘 질화막, 및
    상기 실리콘 질화막 표면 상에 형성된 제2 층간 절연막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판은 반도체 기판과, 상기 반도체 기판의 주표면 상 전체에 배치된 매립 절연막을 포함하고,
    상기 반도체 장치는,
    상기 제1 활성 영역의 반도체층 주표면에 소정의 거리를 두고 형성된 제2 도전형의 제1 소스 영역 및 드레인 영역과,
    상기 제1 소스 영역 및 드레인 영역 사이에 있는 영역과 대향하도록 상기 반도체층의 주표면 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제2 활성 영역에 형성되고, 상기 분리 절연막 아래의 상기 제1 반도체 영역을 통해 상기 제1 소스 영역 및 드레인 영역 사이에 있는 영역에 전기적으로 접속하는 제1 도전형의 제1 불순물 영역과,
    상기 제1, 제2 층간 절연막 및 상기 실리콘 질화막을 관통하여 형성된 컨택트홀을 통해 상기 제1 소스 영역, 드레인 영역 및 제1 불순물 영역에 각각 접속하는 제1, 제2 및 제3 배선을 더 포함하고,
    상기 제1 소스 영역 및 드레인 영역에 접속하는 상기 제1 및 제2 배선은, 상기 제1 소스 영역 및 드레인 영역에 각각 인접하는 상기 분리 절연막의 표면에 연장되는 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  3. (a) 적어도 표면이 절연성인 기판을 개재하여 형성된 반도체층을 포함하는 SOI 기판을 얻는 단계 - 상기 반도체층은 그 주표면에 제1 도전형의 제1 및 제2 활성 영역을 가짐 - 와,
    (b) 상기 제1 및 제2 활성 영역을 둘러싸고, 하층부에 상기 반도체층의 일부인 제1 반도체 영역이 남도록 분리 절연막을 형성하는 단계와,
    (c) 상기 제1 및 제2 활성 영역의 반도체층 및 상기 분리 절연막 표면 상에 제1 층간 절연막을 형성하는 단계와,
    (d) 상기 제1 층간 절연막 상에 실리콘 질화막을 형성하는 단계와,
    (e) 상기 실리콘 질화막 표면 상에 제2 층간 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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