JPH1187723A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1187723A JPH1187723A JP24576697A JP24576697A JPH1187723A JP H1187723 A JPH1187723 A JP H1187723A JP 24576697 A JP24576697 A JP 24576697A JP 24576697 A JP24576697 A JP 24576697A JP H1187723 A JPH1187723 A JP H1187723A
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- silicon oxide
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板の基板浮遊効果を抑制する。
【解決手段】 本発明のＳＯＩ構造を有する半導体基板
１は、ＭＩＳＦＥＴのチャネル領域の直下の酸化シリコ
ン層６が他の領域よりも深い領域に形成されており、半
導体基板１の浅い領域（活性層）と深い領域（支持基
板）とは、ＭＩＳＦＥＴのチャネル領域の直下で電気的
に接続されるようになっている。
１は、ＭＩＳＦＥＴのチャネル領域の直下の酸化シリコ
ン層６が他の領域よりも深い領域に形成されており、半
導体基板１の浅い領域（活性層）と深い領域（支持基
板）とは、ＭＩＳＦＥＴのチャネル領域の直下で電気的
に接続されるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＳＯＩ（Silicon OnInsula
tor）基板を用いた半導体集積回路装置の製造に適用し
て有効な技術に関するものである。
置の製造技術に関し、特に、ＳＯＩ（Silicon OnInsula
tor）基板を用いた半導体集積回路装置の製造に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】単結晶シリコン（Ｓｉ）からなる基板に
絶縁層を挟んでシリコン活性層を形成し、この活性層の
主面にＭＩＳＦＥＴ(Metal Insulator Semiconductor F
ield Effect Transistor) などの半導体素子を形成する
ＳＯＩ技術は、完全な素子分離が可能であることから、 （１）単結晶シリコン基板に半導体素子を形成する場合
に比べて接合容量を低減でき、ＬＳＩの動作速度の向上
が可能となる。
絶縁層を挟んでシリコン活性層を形成し、この活性層の
主面にＭＩＳＦＥＴ(Metal Insulator Semiconductor F
ield Effect Transistor) などの半導体素子を形成する
ＳＯＩ技術は、完全な素子分離が可能であることから、 （１）単結晶シリコン基板に半導体素子を形成する場合
に比べて接合容量を低減でき、ＬＳＩの動作速度の向上
が可能となる。
【０００３】（２）相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥ
Ｔ）のラッチアップを解消することができる。
Ｔ）のラッチアップを解消することができる。
【０００４】（３）α線による電子−正孔対の発生が薄
い活性層に限られるので、ソフトエラー耐性が高く、メ
モリＬＳＩの信頼性を向上できる。
い活性層に限られるので、ソフトエラー耐性が高く、メ
モリＬＳＩの信頼性を向上できる。
【０００５】といった利点を備えている。
【０００６】ＳＯＩ基板の製造方法には、酸化膜を挟ん
で２枚のシリコン基板を熱処理によって接合する「貼り
合わせ法」や、シリコン基板に酸素をイオン注入し、熱
処理によって基板内部に埋め込み酸化層を形成する「Ｓ
ＩＭＯＸ(separation by implanted oxygen)法」などが
ある。
で２枚のシリコン基板を熱処理によって接合する「貼り
合わせ法」や、シリコン基板に酸素をイオン注入し、熱
処理によって基板内部に埋め込み酸化層を形成する「Ｓ
ＩＭＯＸ(separation by implanted oxygen)法」などが
ある。
【０００７】しかし、ＳＯＩ基板は、上記のような利点
を備えている反面、活性層にＭＩＳＦＥＴを形成したと
きに基板浮遊効果によってゲート電圧−ドレイン電流特
性にキンク(kink)が生じ、ＭＩＳＦＥＴのしきい値電圧
が変動したり、ソース−ドレイン間の耐圧が劣化したり
するといった問題が指摘されている（アイ・イー・イー
・イー、トランザクションズ(IEEE Transactions on El
ectron Devices Vol.38, No.6, June 1991. p.1384〜p.
1391 "Analysis and Control of Floating-Body Bipola
r Effects in Fully Depleted Submicrometer ＳＯＩ M
OSFET's"))。
を備えている反面、活性層にＭＩＳＦＥＴを形成したと
きに基板浮遊効果によってゲート電圧−ドレイン電流特
性にキンク(kink)が生じ、ＭＩＳＦＥＴのしきい値電圧
が変動したり、ソース−ドレイン間の耐圧が劣化したり
するといった問題が指摘されている（アイ・イー・イー
・イー、トランザクションズ(IEEE Transactions on El
ectron Devices Vol.38, No.6, June 1991. p.1384〜p.
1391 "Analysis and Control of Floating-Body Bipola
r Effects in Fully Depleted Submicrometer ＳＯＩ M
OSFET's"))。
【０００８】
【発明が解決しようとする課題】本発明者は、ＳＯＩ基
板にＭＩＳＦＥＴを形成する場合に問題となる基板浮遊
効果について検討した。その概要は、次の通りである。
板にＭＩＳＦＥＴを形成する場合に問題となる基板浮遊
効果について検討した。その概要は、次の通りである。
【０００９】ＳＯＩ基板の基板浮遊効果は、ＭＩＳＦＥ
Ｔのチャネルが形成される領域の下部（ウエル）が基板
と電気的に絶縁されているために、この領域に注入され
たキャリアの逃げ場所がないことに起因して発生する。
従って、基板浮遊効果を抑えるためには、例えば、 （１）活性層の表面側からＭＩＳＦＥＴのチャネル領域
（またはウエル）に外部コンタクトを取って固定電位を
供給する。
Ｔのチャネルが形成される領域の下部（ウエル）が基板
と電気的に絶縁されているために、この領域に注入され
たキャリアの逃げ場所がないことに起因して発生する。
従って、基板浮遊効果を抑えるためには、例えば、 （１）活性層の表面側からＭＩＳＦＥＴのチャネル領域
（またはウエル）に外部コンタクトを取って固定電位を
供給する。
【００１０】（２）ＭＩＳＦＥＴのソース領域を狭バン
ド構造とする。
ド構造とする。
【００１１】（３）ソース領域の底部にソース領域と隣
接した再結合領域を形成する。
接した再結合領域を形成する。
【００１２】（４）「貼り合わせ法」によってＳＯＩ基
板を作成する際に、あらかじめ一方の基板の酸化膜を部
分的に除去しておくことによって、活性層と基板とを部
分的に導通させる。
板を作成する際に、あらかじめ一方の基板の酸化膜を部
分的に除去しておくことによって、活性層と基板とを部
分的に導通させる。
【００１３】といった対策が考えられる。これらの対策
のうち、（１）〜（３）は、全面に埋め込み酸化層を形
成したＳＯＩ基板を用いる場合の対策であり、（４）
は、ＳＯＩ基板を作成する過程で基板浮遊効果回避策を
講じるものである。
のうち、（１）〜（３）は、全面に埋め込み酸化層を形
成したＳＯＩ基板を用いる場合の対策であり、（４）
は、ＳＯＩ基板を作成する過程で基板浮遊効果回避策を
講じるものである。
【００１４】しかし、上記した対策のうち、（１）は、
平面内の素子分離を完全に閉じることができないので、
活性層の薄膜化やゲート幅の縮小による抵抗増大やコン
タクト領域の確保など、レイアウト上の制約が生じ、高
集積化および高性能化が犠牲になるという問題がある。
また、（２）は、基板のソース領域のみをＳｉと異なる
物質（例えばＳｉ−Ｇｅ）で構成しなければならず、
（３）は、再結合中心を微細な領域に形成しなければな
らないなど、いずれも接合リークをはじめとする副作用
の防止に困難が伴う問題がある。さらに、（４）は、２
枚の基板を貼り合わせる際に、微細な酸化膜パターンと
活性層に形成する素子とのアライメント精度を確保する
ことが困難であるという問題がある。
平面内の素子分離を完全に閉じることができないので、
活性層の薄膜化やゲート幅の縮小による抵抗増大やコン
タクト領域の確保など、レイアウト上の制約が生じ、高
集積化および高性能化が犠牲になるという問題がある。
また、（２）は、基板のソース領域のみをＳｉと異なる
物質（例えばＳｉ−Ｇｅ）で構成しなければならず、
（３）は、再結合中心を微細な領域に形成しなければな
らないなど、いずれも接合リークをはじめとする副作用
の防止に困難が伴う問題がある。さらに、（４）は、２
枚の基板を貼り合わせる際に、微細な酸化膜パターンと
活性層に形成する素子とのアライメント精度を確保する
ことが困難であるという問題がある。
【００１５】本発明の目的は、ＬＳＩの高集積化を犠牲
にすることなく、ＳＯＩ基板の基板浮遊効果を抑制する
ことのできる技術を提供することにある。
にすることなく、ＳＯＩ基板の基板浮遊効果を抑制する
ことのできる技術を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１８】（１）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面に酸素をイオン打ち込みした
後、前記半導体基板を熱処理してその内部に酸化シリコ
ン層を形成することにより、ＳＯＩ構造の半導体基板を
製造する際、（ａ）半導体基板の第一領域の表面に選択
的に形成した薄膜をマスクにして前記半導体基板に酸素
をイオン打ち込みすることにより、前記半導体基板の第
一領域には前記酸素を相対的に浅く打ち込み、他の領域
には前記酸素を相対的に深く打ち込む工程、（ｂ）前記
半導体基板を熱処理することにより、前記半導体基板の
第１領域には相対的に浅い箇所に酸化シリコン層を形成
し、他の領域には相対的に深い領域に酸化シリコン層を
形成する工程、を含んでいる。
方法は、半導体基板の主面に酸素をイオン打ち込みした
後、前記半導体基板を熱処理してその内部に酸化シリコ
ン層を形成することにより、ＳＯＩ構造の半導体基板を
製造する際、（ａ）半導体基板の第一領域の表面に選択
的に形成した薄膜をマスクにして前記半導体基板に酸素
をイオン打ち込みすることにより、前記半導体基板の第
一領域には前記酸素を相対的に浅く打ち込み、他の領域
には前記酸素を相対的に深く打ち込む工程、（ｂ）前記
半導体基板を熱処理することにより、前記半導体基板の
第１領域には相対的に浅い箇所に酸化シリコン層を形成
し、他の領域には相対的に深い領域に酸化シリコン層を
形成する工程、を含んでいる。
【００１９】（２）本発明の半導体集積回路装置の製造
方法は、前記第一領域または前記他の領域のいずれか一
方がＭＩＳＦＥＴのチャネル領域を形成する領域であ
る。
方法は、前記第一領域または前記他の領域のいずれか一
方がＭＩＳＦＥＴのチャネル領域を形成する領域であ
る。
【００２０】（３）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面に酸素をイオン打ち込みした
後、前記半導体基板を熱処理してその内部に酸化シリコ
ン層を形成することにより、ＳＯＩ構造の半導体基板を
製造する際、（ａ）半導体基板の第一領域の表面に選択
的に形成した薄膜をマスクにして前記半導体基板に酸素
をイオン打ち込みすることにより、前記半導体基板の第
一領域には前記酸素を打ち込まず、他の領域のみに前記
酸素を打ち込む工程、（ｂ）前記半導体基板を熱処理す
ることにより、前記半導体基板の他の領域のみに酸化シ
リコン層を形成する工程、を含んでいる。
方法は、半導体基板の主面に酸素をイオン打ち込みした
後、前記半導体基板を熱処理してその内部に酸化シリコ
ン層を形成することにより、ＳＯＩ構造の半導体基板を
製造する際、（ａ）半導体基板の第一領域の表面に選択
的に形成した薄膜をマスクにして前記半導体基板に酸素
をイオン打ち込みすることにより、前記半導体基板の第
一領域には前記酸素を打ち込まず、他の領域のみに前記
酸素を打ち込む工程、（ｂ）前記半導体基板を熱処理す
ることにより、前記半導体基板の他の領域のみに酸化シ
リコン層を形成する工程、を含んでいる。
【００２１】（４）本発明の半導体集積回路装置の製造
方法は、前記第一領域がＭＩＳＦＥＴのチャネル領域を
形成する領域である。
方法は、前記第一領域がＭＩＳＦＥＴのチャネル領域を
形成する領域である。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有するものには同
一の符号を付け、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有するものには同
一の符号を付け、その繰り返しの説明は省略する。
【００２３】（実施の形態１）本実施の形態は、ＳＯＩ
基板を使ったＤＲＡＭ(Dynamic Random Access Memory)
−ロジック混載ＬＳＩの製造に適用したものである。Ｄ
ＲＡＭのメモリセルは、ｎチャネル型で構成されるメモ
リセル選択用ＭＩＳＦＥＴとこれに直列に接続された情
報蓄積用容量素子とで構成され、その周辺回路は、相補
型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴ）で構成されている。また、ロジ
ックＬＳＩは、相補型ＭＩＳＦＥＴで構成されている。
基板を使ったＤＲＡＭ(Dynamic Random Access Memory)
−ロジック混載ＬＳＩの製造に適用したものである。Ｄ
ＲＡＭのメモリセルは、ｎチャネル型で構成されるメモ
リセル選択用ＭＩＳＦＥＴとこれに直列に接続された情
報蓄積用容量素子とで構成され、その周辺回路は、相補
型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチ
ャネル型ＭＩＳＦＥＴ）で構成されている。また、ロジ
ックＬＳＩは、相補型ＭＩＳＦＥＴで構成されている。
【００２４】次に、図１〜図１１を用いて本実施の形態
のＤＲＡＭ−ロジック混載ＬＳＩの製造方法を説明す
る。
のＤＲＡＭ−ロジック混載ＬＳＩの製造方法を説明す
る。
【００２５】まず、図１に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１をウェット酸化してその表
面に膜厚１０nm程度の薄い酸化シリコン膜２を形成した
後、この酸化シリコン膜２の上部にＣＶＤ（Chemical V
apor Deposition ）法で膜厚１００nm程度の窒化シリコ
ン膜３を堆積する。なお、同図のＤＲＡＭ形成領域に
は、メモリセルと周辺回路の一部（ｎチャネル型ＭＩＳ
ＦＥＴ）とを示し、その周辺回路の他の一部（ｐチャネ
ル型ＭＩＳＦＥＴ）の図示は省略してある。また、ロジ
ックＬＳＩ形成領域には、その一部（ｐチャネル型ＭＩ
ＳＦＥＴ）を示し、他の一部（ｎチャネル型ＭＩＳＦＥ
Ｔ）の図示は省略してある。
１０Ωcm程度の半導体基板１をウェット酸化してその表
面に膜厚１０nm程度の薄い酸化シリコン膜２を形成した
後、この酸化シリコン膜２の上部にＣＶＤ（Chemical V
apor Deposition ）法で膜厚１００nm程度の窒化シリコ
ン膜３を堆積する。なお、同図のＤＲＡＭ形成領域に
は、メモリセルと周辺回路の一部（ｎチャネル型ＭＩＳ
ＦＥＴ）とを示し、その周辺回路の他の一部（ｐチャネ
ル型ＭＩＳＦＥＴ）の図示は省略してある。また、ロジ
ックＬＳＩ形成領域には、その一部（ｐチャネル型ＭＩ
ＳＦＥＴ）を示し、他の一部（ｎチャネル型ＭＩＳＦＥ
Ｔ）の図示は省略してある。
【００２６】次に、半導体基板１の図示しない領域の窒
化シリコン膜３および酸化シリコン膜２をエッチングし
て半導体基板１の表面にマスク合わせ用のアライメント
マークを形成した後、図２に示すように、後にＭＩＳＦ
ＥＴのチャネル領域が形成される領域を開孔したフォト
レジスト膜（図示せず）をマスクにしたドライエッチン
グでこの領域の窒化シリコン膜３と酸化シリコン膜２を
除去し、かつ、フォトレジスト膜を除去した後、半導体
基板１に酸素をイオン打ち込みする。酸素のイオン打ち
込みは、例えば温度＝５５０℃、打ち込みエネルギー＝
２００ｋｅＶ、ドーズ量＝４×１０17/cm2の条件で行
う。これにより、後にＭＩＳＦＥＴのチャネル領域が形
成される領域の半導体基板１には酸素が深く打ち込ま
れ、他の領域には浅く打ち込まれる。
化シリコン膜３および酸化シリコン膜２をエッチングし
て半導体基板１の表面にマスク合わせ用のアライメント
マークを形成した後、図２に示すように、後にＭＩＳＦ
ＥＴのチャネル領域が形成される領域を開孔したフォト
レジスト膜（図示せず）をマスクにしたドライエッチン
グでこの領域の窒化シリコン膜３と酸化シリコン膜２を
除去し、かつ、フォトレジスト膜を除去した後、半導体
基板１に酸素をイオン打ち込みする。酸素のイオン打ち
込みは、例えば温度＝５５０℃、打ち込みエネルギー＝
２００ｋｅＶ、ドーズ量＝４×１０17/cm2の条件で行
う。これにより、後にＭＩＳＦＥＴのチャネル領域が形
成される領域の半導体基板１には酸素が深く打ち込ま
れ、他の領域には浅く打ち込まれる。
【００２７】次に、窒化シリコン膜３および酸化シリコ
ン膜をエッチングで除去した後、図３に示すように、酸
化雰囲気中で半導体基板１を１３５０℃、１時間程度熱
処理して基板内部に酸化シリコン層６を形成することに
より、ＳＯＩ構造の半導体基板１を得る。この半導体基
板１の酸化シリコン層６は、後にＭＩＳＦＥＴのチャネ
ル領域が形成される領域では基板の深い箇所に形成さ
れ、他の領域では浅い箇所に形成されるので、半導体基
板１の浅い領域（活性層となる領域）と深い領域（支持
基板となる領域）とは、浅い箇所に形成された酸化シリ
コン層６と深い箇所に形成された酸化シリコン層６との
隙間を通じて電気的に接続される。
ン膜をエッチングで除去した後、図３に示すように、酸
化雰囲気中で半導体基板１を１３５０℃、１時間程度熱
処理して基板内部に酸化シリコン層６を形成することに
より、ＳＯＩ構造の半導体基板１を得る。この半導体基
板１の酸化シリコン層６は、後にＭＩＳＦＥＴのチャネ
ル領域が形成される領域では基板の深い箇所に形成さ
れ、他の領域では浅い箇所に形成されるので、半導体基
板１の浅い領域（活性層となる領域）と深い領域（支持
基板となる領域）とは、浅い箇所に形成された酸化シリ
コン層６と深い箇所に形成された酸化シリコン層６との
隙間を通じて電気的に接続される。
【００２８】次に、図４に示すように、半導体基板１の
活性層の一部（素子分離領域）に素子分離溝５を形成し
た後、ｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型
ウエル１１を形成し、ｐチャネル型ＭＩＳＦＥＴを形成
する領域にｎ型ウエル１２を形成する。素子分離溝５
は、例えば半導体基板１の素子分離領域をエッチングし
て溝を形成した後、この溝の内部に酸化シリコン膜７を
埋め込んで形成する。ｐ型ウエル１１およびｎ型ウエル
１２は、例えば半導体基板１のｎチャネル型ＭＩＳＦＥ
Ｔを形成する領域に、打ち込みエネルギー＝１８０ke
Ｖ、ドーズ量＝３×１０12/cm2でホウ素（Ｂ）をイオン
打ち込みし、次いでｐチャネル型ＭＩＳＦＥＴを形成す
る領域に、打ち込みエネルギー＝５５０keＶ、ドーズ量
＝３×１０12/cm2でリン（Ｐ）をイオン打ち込みした
後、９５０℃、１０分程度の熱処理を行うことにより形
成する。その後、ｐ型ウエル１１およびｎ型ウエル１２
の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗浄
液を使って除去した後、半導体基板１をウェット酸化し
てｐ型ウエル１１およびｎ型ウエル１２の各表面に清浄
なゲート酸化膜１３を形成する。
活性層の一部（素子分離領域）に素子分離溝５を形成し
た後、ｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型
ウエル１１を形成し、ｐチャネル型ＭＩＳＦＥＴを形成
する領域にｎ型ウエル１２を形成する。素子分離溝５
は、例えば半導体基板１の素子分離領域をエッチングし
て溝を形成した後、この溝の内部に酸化シリコン膜７を
埋め込んで形成する。ｐ型ウエル１１およびｎ型ウエル
１２は、例えば半導体基板１のｎチャネル型ＭＩＳＦＥ
Ｔを形成する領域に、打ち込みエネルギー＝１８０ke
Ｖ、ドーズ量＝３×１０12/cm2でホウ素（Ｂ）をイオン
打ち込みし、次いでｐチャネル型ＭＩＳＦＥＴを形成す
る領域に、打ち込みエネルギー＝５５０keＶ、ドーズ量
＝３×１０12/cm2でリン（Ｐ）をイオン打ち込みした
後、９５０℃、１０分程度の熱処理を行うことにより形
成する。その後、ｐ型ウエル１１およびｎ型ウエル１２
の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗浄
液を使って除去した後、半導体基板１をウェット酸化し
てｐ型ウエル１１およびｎ型ウエル１２の各表面に清浄
なゲート酸化膜１３を形成する。
【００２９】次に、図５に示すように、ゲート酸化膜１
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、ＤＲＡＭのメモリセル選択用
ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域では
ワード線ＷＬとして使用される。また、ゲート電極１４
Ｂは、ＤＲＡＭの周辺回路のｎチャネル型ＭＩＳＦＥＴ
の一部を構成し、ゲート電極１４Ｃは、ロジックＬＳＩ
のｐチャネル型ＭＩＳＦＥＴの一部を構成する。
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、ＤＲＡＭのメモリセル選択用
ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域では
ワード線ＷＬとして使用される。また、ゲート電極１４
Ｂは、ＤＲＡＭの周辺回路のｎチャネル型ＭＩＳＦＥＴ
の一部を構成し、ゲート電極１４Ｃは、ロジックＬＳＩ
のｐチャネル型ＭＩＳＦＥＴの一部を構成する。
【００３０】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした多結晶シリコン膜を半導体基板
１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タン
グステンナイトライド）膜とＷ膜とをスパッタリング法
で堆積し、さらにその上部に窒化シリコン膜１５をＣＶ
Ｄ法で堆積した後、フォトレジスト膜をマスクにしてこ
れらの膜をパターニングすることにより形成する。
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした多結晶シリコン膜を半導体基板
１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タン
グステンナイトライド）膜とＷ膜とをスパッタリング法
で堆積し、さらにその上部に窒化シリコン膜１５をＣＶ
Ｄ法で堆積した後、フォトレジスト膜をマスクにしてこ
れらの膜をパターニングすることにより形成する。
【００３１】その後、ｎ型ウエル１２にｐ型不純物、例
えばＢ（ホウ素）をイオン打ち込みしてゲート電極１４
Ｃの両側のｎ型ウエル１２にｐ- 型半導体領域１７を形
成する。また、ｐ型ウエル１１にｎ型不純物、例えばＰ
（リン）をイオン打ち込みしてゲート電極１４Ｂの両側
のｐ型ウエル１１にｎ- 半導体領域１８を形成し、ゲー
ト電極１４Ａの両側のｐ型ウエル１１にｎ型半導体領域
１９（ソース、ドレイン）を形成する。これにより、Ｄ
ＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
えばＢ（ホウ素）をイオン打ち込みしてゲート電極１４
Ｃの両側のｎ型ウエル１２にｐ- 型半導体領域１７を形
成する。また、ｐ型ウエル１１にｎ型不純物、例えばＰ
（リン）をイオン打ち込みしてゲート電極１４Ｂの両側
のｐ型ウエル１１にｎ- 半導体領域１８を形成し、ゲー
ト電極１４Ａの両側のｐ型ウエル１１にｎ型半導体領域
１９（ソース、ドレイン）を形成する。これにより、Ｄ
ＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
【００３２】次に、図６に示すように、半導体基板１上
にＣＶＤ法で窒化シリコン膜２０を堆積した後、ＤＲＡ
Ｍのメモリセルが形成される領域（メモリアレイ）の窒
化シリコン膜２０をフォトレジスト膜（図示せず）で覆
い、ＤＲＡＭの周辺回路形成領域およびロジックＬＳＩ
形成領域の窒化シリコン膜２０を異方性エッチングする
ことにより、ゲート電極１４Ｂ、１４Ｃの側壁にサイド
ウォールスペーサ２０ａを形成する。
にＣＶＤ法で窒化シリコン膜２０を堆積した後、ＤＲＡ
Ｍのメモリセルが形成される領域（メモリアレイ）の窒
化シリコン膜２０をフォトレジスト膜（図示せず）で覆
い、ＤＲＡＭの周辺回路形成領域およびロジックＬＳＩ
形成領域の窒化シリコン膜２０を異方性エッチングする
ことにより、ゲート電極１４Ｂ、１４Ｃの側壁にサイド
ウォールスペーサ２０ａを形成する。
【００３３】その後、フォトレジスト膜を除去し、ロジ
ックＬＳＩ形成領域のｎ型ウエル１２にｐ型不純物、例
えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型Ｍ
ＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、ドレイ
ン）を形成し、ＤＲＡＭの周辺回路形成領域のｐ型ウエ
ル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち
込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域
２３（ソース、ドレイン）を形成する。これにより、ロ
ジックＬＳＩ形成領域にＬＤＤ(Lightly Doped Drain)
構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐが形成さ
れ、ＤＲＡＭの周辺回路形成領域にＬＤＤ構造を備えた
ｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
ックＬＳＩ形成領域のｎ型ウエル１２にｐ型不純物、例
えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型Ｍ
ＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、ドレイ
ン）を形成し、ＤＲＡＭの周辺回路形成領域のｐ型ウエ
ル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち
込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域
２３（ソース、ドレイン）を形成する。これにより、ロ
ジックＬＳＩ形成領域にＬＤＤ(Lightly Doped Drain)
構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐが形成さ
れ、ＤＲＡＭの周辺回路形成領域にＬＤＤ構造を備えた
ｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００３４】次に、図７に示すように、半導体基板１上
にＳＯＧ（スピンオングラス）膜２４をスピン塗布し、
次いでその上部にＣＶＤ法で酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ（化学的機械
研磨）法で研磨してその表面を平坦化する。次に、酸化
シリコン膜２５の上部にＣＶＤ法で酸化シリコン膜２６
を堆積した後、フォトレジスト膜をマスクにしたドライ
エッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型
半導体領域１９（ソース、ドレイン）の上部の酸化シリ
コン膜２６、２５およびＳＯＧ膜２４を除去し、ｎ型半
導体領域１９（ソース、ドレイン）の一方の上部にコン
タクトホール２８を形成し、他方の上部にコンタクトホ
ール２９を形成する。その後、コンタクトホール２８、
２９の内部にプラグ３０を埋め込む。プラグ３０は、酸
化シリコン膜２６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をＣＭＰ法で研磨してコ
ンタクトホール２８、２９の内部に残すことにより形成
する。
にＳＯＧ（スピンオングラス）膜２４をスピン塗布し、
次いでその上部にＣＶＤ法で酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ（化学的機械
研磨）法で研磨してその表面を平坦化する。次に、酸化
シリコン膜２５の上部にＣＶＤ法で酸化シリコン膜２６
を堆積した後、フォトレジスト膜をマスクにしたドライ
エッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型
半導体領域１９（ソース、ドレイン）の上部の酸化シリ
コン膜２６、２５およびＳＯＧ膜２４を除去し、ｎ型半
導体領域１９（ソース、ドレイン）の一方の上部にコン
タクトホール２８を形成し、他方の上部にコンタクトホ
ール２９を形成する。その後、コンタクトホール２８、
２９の内部にプラグ３０を埋め込む。プラグ３０は、酸
化シリコン膜２６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をＣＭＰ法で研磨してコ
ンタクトホール２８、２９の内部に残すことにより形成
する。
【００３５】次に、図８に示すように、酸化シリコン膜
２６の上部にＣＶＤ法で酸化シリコン膜３１を堆積した
後、フォトレジスト膜をマスクにしたドライエッチング
で前記コンタクトホール２８の上部の酸化シリコン膜３
１を除去してプラグ３０の表面を露出させる。次に、フ
ォトレジスト膜をマスクにしたドライエッチングでＤＲ
ＡＭの周辺回路形成領域およびロジックＬＳＩ形成領域
の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４およ
びゲート酸化膜１３を除去することにより、ｎチャネル
型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、
ドレイン）の上部にコンタクトホール３３、３４を形成
し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
２２（ソース、ドレイン）の上部にコンタクトホール３
５、３６を形成する。
２６の上部にＣＶＤ法で酸化シリコン膜３１を堆積した
後、フォトレジスト膜をマスクにしたドライエッチング
で前記コンタクトホール２８の上部の酸化シリコン膜３
１を除去してプラグ３０の表面を露出させる。次に、フ
ォトレジスト膜をマスクにしたドライエッチングでＤＲ
ＡＭの周辺回路形成領域およびロジックＬＳＩ形成領域
の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４およ
びゲート酸化膜１３を除去することにより、ｎチャネル
型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、
ドレイン）の上部にコンタクトホール３３、３４を形成
し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
２２（ソース、ドレイン）の上部にコンタクトホール３
５、３６を形成する。
【００３６】次に、酸化シリコン膜３１の上部にビット
線ＢＬおよび第１層配線３７、３８、３９を形成する。
ビット線ＢＬおよび第１層配線３７〜３９を形成するに
は、例えば酸化シリコン膜３１の上部にＴｉＮ膜をスパ
ッタリング法で堆積し、さらにその上部にＷ膜と窒化シ
リコン膜４０とをＣＶＤ法で堆積した後、フォトレジス
ト膜をマスクにしてこれらの膜をパターニングする。そ
の後、ビット線ＢＬの側壁と第１層配線３７〜３９の側
壁とにサイドウォールスペーサ４１を形成する。サイド
ウォールスペーサ４１は、例えばビット線ＢＬおよび第
１層配線３７〜３９の上部にＣＶＤ法で堆積した窒化シ
リコン膜を異方性エッチングして形成する。
線ＢＬおよび第１層配線３７、３８、３９を形成する。
ビット線ＢＬおよび第１層配線３７〜３９を形成するに
は、例えば酸化シリコン膜３１の上部にＴｉＮ膜をスパ
ッタリング法で堆積し、さらにその上部にＷ膜と窒化シ
リコン膜４０とをＣＶＤ法で堆積した後、フォトレジス
ト膜をマスクにしてこれらの膜をパターニングする。そ
の後、ビット線ＢＬの側壁と第１層配線３７〜３９の側
壁とにサイドウォールスペーサ４１を形成する。サイド
ウォールスペーサ４１は、例えばビット線ＢＬおよび第
１層配線３７〜３９の上部にＣＶＤ法で堆積した窒化シ
リコン膜を異方性エッチングして形成する。
【００３７】次に、図９に示すように、ビット線ＢＬお
よび第１層配線３７〜３９の上部にＳＯＧ膜４２をスピ
ン塗布し、次いでＳＯＧ膜４２の上部にＣＶＤ法で酸化
シリコン膜４３を堆積した後、この酸化シリコン膜４３
をＣＭＰ法で研磨してその表面を平坦化する。次に、フ
ォトレジスト膜をマスクにしたドライエッチングでコン
タクトホール２９の上部の酸化シリコン膜４３、ＳＯＧ
膜４２および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４４を形成した後、このス
ルーホール４４の内部にプラグ４５を埋め込む。プラグ
４５は、酸化シリコン膜４３の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をエッチバック
してスルーホール４５の内部に残すことにより形成す
る。
よび第１層配線３７〜３９の上部にＳＯＧ膜４２をスピ
ン塗布し、次いでＳＯＧ膜４２の上部にＣＶＤ法で酸化
シリコン膜４３を堆積した後、この酸化シリコン膜４３
をＣＭＰ法で研磨してその表面を平坦化する。次に、フ
ォトレジスト膜をマスクにしたドライエッチングでコン
タクトホール２９の上部の酸化シリコン膜４３、ＳＯＧ
膜４２および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４４を形成した後、このス
ルーホール４４の内部にプラグ４５を埋め込む。プラグ
４５は、酸化シリコン膜４３の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をエッチバック
してスルーホール４５の内部に残すことにより形成す
る。
【００３８】次に、図１０に示すように、酸化シリコン
膜４３の上部に下部電極４６、容量絶縁膜４７および上
部電極４８を積層した情報蓄積用容量素子Ｃを形成する
ことにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれ
に直列に接続された情報蓄積用容量素子Ｃとで構成され
るＤＲＡＭのメモリセルが略完成する。下部電極４６
は、例えばＰ（リン）をドープした多結晶シリコン膜を
パターニングして形成する。容量絶縁膜４７および上部
電極４８は、例えば下部電極４６の上部に酸化タンタル
膜およびＴｉＮ膜を堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グして形成する。情報蓄積用容量素子Ｃは、スルーホー
ル４４およびコンタクトホール２９を通じてメモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ
型半導体領域１９）と電気的に接続される。
膜４３の上部に下部電極４６、容量絶縁膜４７および上
部電極４８を積層した情報蓄積用容量素子Ｃを形成する
ことにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれ
に直列に接続された情報蓄積用容量素子Ｃとで構成され
るＤＲＡＭのメモリセルが略完成する。下部電極４６
は、例えばＰ（リン）をドープした多結晶シリコン膜を
パターニングして形成する。容量絶縁膜４７および上部
電極４８は、例えば下部電極４６の上部に酸化タンタル
膜およびＴｉＮ膜を堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グして形成する。情報蓄積用容量素子Ｃは、スルーホー
ル４４およびコンタクトホール２９を通じてメモリセル
選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ
型半導体領域１９）と電気的に接続される。
【００３９】その後、図１１に示すように、情報蓄積用
容量素子Ｃの上部に第１層間絶縁膜４９を形成した後、
その上部にＤＲＡＭとロジックＬＳＩの第２層配線５０
〜５３、第２層間絶縁膜５４および第３層配線５５、５
６を形成する。第１層間絶縁膜４９および第２層間絶縁
膜５４は、例えば酸化シリコン膜、ＳＯＧ膜、酸化シリ
コン膜の３層膜で構成し、第２層配線５０〜５３および
第３層配線５５、５６は、例えばＴｉＮ膜、Ａｌ合金
膜、ＴｉＮ膜の３層膜で構成する。以上のプロセスによ
り、本実施の形態のＤＲＡＭ−ロジック混載ＬＳＩが略
完成する。
容量素子Ｃの上部に第１層間絶縁膜４９を形成した後、
その上部にＤＲＡＭとロジックＬＳＩの第２層配線５０
〜５３、第２層間絶縁膜５４および第３層配線５５、５
６を形成する。第１層間絶縁膜４９および第２層間絶縁
膜５４は、例えば酸化シリコン膜、ＳＯＧ膜、酸化シリ
コン膜の３層膜で構成し、第２層配線５０〜５３および
第３層配線５５、５６は、例えばＴｉＮ膜、Ａｌ合金
膜、ＴｉＮ膜の３層膜で構成する。以上のプロセスによ
り、本実施の形態のＤＲＡＭ−ロジック混載ＬＳＩが略
完成する。
【００４０】図１２は、半導体基板の全面に酸素をイオ
ン打ち込みして酸化シリコン層を形成したＳＯＩ基板に
ＭＩＳＦＥＴを形成した場合（比較例）と、本実施の形
態の方法で製造したＳＯＩ基板にＭＩＳＦＥＴを形成し
た場合のソース、ドレイン間ＩＶ（電流電圧）特性を比
較したグラフである。図示のように、本実施の形態では
比較例よりもソース、ドレイン耐圧が向上し、しかもＩ
Ｖ特性にキンクが生じることもなかった。また、動作速
度や消費電力は比較例と同等であった。
ン打ち込みして酸化シリコン層を形成したＳＯＩ基板に
ＭＩＳＦＥＴを形成した場合（比較例）と、本実施の形
態の方法で製造したＳＯＩ基板にＭＩＳＦＥＴを形成し
た場合のソース、ドレイン間ＩＶ（電流電圧）特性を比
較したグラフである。図示のように、本実施の形態では
比較例よりもソース、ドレイン耐圧が向上し、しかもＩ
Ｖ特性にキンクが生じることもなかった。また、動作速
度や消費電力は比較例と同等であった。
【００４１】比較例では、ＭＩＳＦＥＴのチャネル領域
の下部（ウエル）が支持基板と電気的に絶縁されている
ために、この領域に注入されたキャリアの逃げ場所がな
いことに起因して基板浮遊効果が発生する。これに対
し、チャネル領域の下部（ウエル）の活性層と支持基板
とが電気的に導通されている本実施の形態では、チャネ
ル領域の下部（ウエル）に注入されたキャリアは酸化シ
リコン層６の隙間を通じて支持基板側に流れるため、基
板浮遊効果は発生しない。支持基板には外部電極を接続
しておくことにより、流れ込んだキャリアを電極を通じ
て外部に除去することができる。
の下部（ウエル）が支持基板と電気的に絶縁されている
ために、この領域に注入されたキャリアの逃げ場所がな
いことに起因して基板浮遊効果が発生する。これに対
し、チャネル領域の下部（ウエル）の活性層と支持基板
とが電気的に導通されている本実施の形態では、チャネ
ル領域の下部（ウエル）に注入されたキャリアは酸化シ
リコン層６の隙間を通じて支持基板側に流れるため、基
板浮遊効果は発生しない。支持基板には外部電極を接続
しておくことにより、流れ込んだキャリアを電極を通じ
て外部に除去することができる。
【００４２】また、本実施の形態では活性層から支持基
板へのキャリアの流路を基板の縦方向に沿って設けてい
るので、平面内の素子分離を完全に閉じることができ
る。従って、活性層の膜厚を薄くした場合でも流路の抵
抗増大がなく、かつレイアウト上の制約もないのでＭＩ
ＳＦＥＴの高集積化や高性能化を妨げることもない。加
えて、ＭＩＳＦＥＴのソース領域を狭バンド構造とした
り、ソース領域の底部に再結合領域を形成したりしたと
きのような副作用の発生もない。
板へのキャリアの流路を基板の縦方向に沿って設けてい
るので、平面内の素子分離を完全に閉じることができ
る。従って、活性層の膜厚を薄くした場合でも流路の抵
抗増大がなく、かつレイアウト上の制約もないのでＭＩ
ＳＦＥＴの高集積化や高性能化を妨げることもない。加
えて、ＭＩＳＦＥＴのソース領域を狭バンド構造とした
り、ソース領域の底部に再結合領域を形成したりしたと
きのような副作用の発生もない。
【００４３】さらに、酸素のイオン打ち込みによってＳ
ＯＩ基板を製造する本実施の形態は、「貼り合わせ法」
によってＳＯＩ基板を作成する場合に比べてアライメン
ト精度の確保が容易なため、微細な酸化シリコン層を形
成することができる。
ＯＩ基板を製造する本実施の形態は、「貼り合わせ法」
によってＳＯＩ基板を作成する場合に比べてアライメン
ト精度の確保が容易なため、微細な酸化シリコン層を形
成することができる。
【００４４】（実施の形態２）前記実施の形態１では、
ＭＩＳＦＥＴのチャネル領域の下部の酸化シリコン層６
を他の領域の酸化シリコン層６よりも深く形成したが、
本実施の形態では、ＭＩＳＦＥＴのチャネル領域の下部
には酸化シリコン層６を形成しない。
ＭＩＳＦＥＴのチャネル領域の下部の酸化シリコン層６
を他の領域の酸化シリコン層６よりも深く形成したが、
本実施の形態では、ＭＩＳＦＥＴのチャネル領域の下部
には酸化シリコン層６を形成しない。
【００４５】このようなＳＯＩ基板を製造するには、図
１３に示すように、半導体基板１の表面に酸化シリコン
膜２と窒化シリコン膜３を堆積した後、後の工程でＭＩ
ＳＦＥＴのチャネル領域が形成される領域の上部をマス
ク４で覆い、半導体基板１に酸素をイオン打ち込みす
る。次に、窒化シリコン膜３および酸化シリコン膜をエ
ッチングで除去した後、図１４に示すように、酸化雰囲
気中で半導体基板１を１３５０℃、１時間程度熱処理し
て基板内部に酸化シリコン層６を形成することにより、
ＳＯＩ構造の半導体基板１を得る。この半導体基板１
は、後の工程でＭＩＳＦＥＴのチャネル領域が形成され
る領域の下部で活性層と支持基板と電気的に接続され
る。その後、図１５に示すように、前記実施の形態１と
同様の方法で半導体基板１上にＭＩＳＦＥＴを形成す
る。
１３に示すように、半導体基板１の表面に酸化シリコン
膜２と窒化シリコン膜３を堆積した後、後の工程でＭＩ
ＳＦＥＴのチャネル領域が形成される領域の上部をマス
ク４で覆い、半導体基板１に酸素をイオン打ち込みす
る。次に、窒化シリコン膜３および酸化シリコン膜をエ
ッチングで除去した後、図１４に示すように、酸化雰囲
気中で半導体基板１を１３５０℃、１時間程度熱処理し
て基板内部に酸化シリコン層６を形成することにより、
ＳＯＩ構造の半導体基板１を得る。この半導体基板１
は、後の工程でＭＩＳＦＥＴのチャネル領域が形成され
る領域の下部で活性層と支持基板と電気的に接続され
る。その後、図１５に示すように、前記実施の形態１と
同様の方法で半導体基板１上にＭＩＳＦＥＴを形成す
る。
【００４６】（実施の形態３）図１６（ａ）は本実施の
形態のＳＯＩ基板の要部平面図、（ｂ）は（ａ）のＢ−
Ｂ’線に沿った断面図である。図中の符号１４はＭＩＳ
ＦＥＴのゲート電極、６０はソース、ドレインを構成す
る半導体領域である。
形態のＳＯＩ基板の要部平面図、（ｂ）は（ａ）のＢ−
Ｂ’線に沿った断面図である。図中の符号１４はＭＩＳ
ＦＥＴのゲート電極、６０はソース、ドレインを構成す
る半導体領域である。
【００４７】前記実施の形態１、２では、ＭＩＳＦＥＴ
のチャネル領域の直下で活性層と支持基板とを電気的に
接続したが、図１６に示すように、チャネル領域の下部
以外の領域で活性層と支持基板とを電気的に接続しても
よい。この場合は、前記実施の形態１、２に比べて素子
形成領域の面積が増加する短所があるが、酸化シリコン
層６を形成する際にリソグラフィのアライメント精度を
緩和できるという利点がある。
のチャネル領域の直下で活性層と支持基板とを電気的に
接続したが、図１６に示すように、チャネル領域の下部
以外の領域で活性層と支持基板とを電気的に接続しても
よい。この場合は、前記実施の形態１、２に比べて素子
形成領域の面積が増加する短所があるが、酸化シリコン
層６を形成する際にリソグラフィのアライメント精度を
緩和できるという利点がある。
【００４８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４９】前記実施の形態１では、ＭＩＳＦＥＴのチ
ャネル領域の下部の酸化シリコン層を他の領域の酸化シ
リコン層よりも深く形成したが、これとは逆に、ＭＩＳ
ＦＥＴのチャネル領域の下部の酸化シリコン層を他の領
域の酸化シリコン層よりも浅く形成してもよい。この場
合は、前記図２において窒化シリコン膜３と酸化シリコ
ン膜２とを除去する領域とこれらの膜を残す領域とを逆
にして酸素をイオン打ち込みすればよい。
ャネル領域の下部の酸化シリコン層を他の領域の酸化シ
リコン層よりも深く形成したが、これとは逆に、ＭＩＳ
ＦＥＴのチャネル領域の下部の酸化シリコン層を他の領
域の酸化シリコン層よりも浅く形成してもよい。この場
合は、前記図２において窒化シリコン膜３と酸化シリコ
ン膜２とを除去する領域とこれらの膜を残す領域とを逆
にして酸素をイオン打ち込みすればよい。
【００５０】前記実施の形態では、主としてＤＲＡＭ−
ロジック混載ＬＳＩに適用した場合について説明した
が、本発明はＭＯＳＬＳＩ全般、特に接合容量低減、接
合リーク電流低減（結果としてのデータリテンション特
性向上）、ソフトエラー低減など、ＳＯＩ基板の特長を
利用したメモリＬＳＩや携帯用低消費電力ＬＳＩなどに
適用することができる。
ロジック混載ＬＳＩに適用した場合について説明した
が、本発明はＭＯＳＬＳＩ全般、特に接合容量低減、接
合リーク電流低減（結果としてのデータリテンション特
性向上）、ソフトエラー低減など、ＳＯＩ基板の特長を
利用したメモリＬＳＩや携帯用低消費電力ＬＳＩなどに
適用することができる。
【００５１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５２】本発明によれば、ＳＯＩ基板を用いたＭＯ
ＳＬＳＩの特長（例えば高速動作、低消費電力、高ソフ
トエラー耐性）を損なうことなく、基板浮遊効果を防止
することができる。これにより、ＭＯＳＬＳＩの耐圧マ
ージンが向上し、基板バイアス変動が抑制されるので、
論理ＬＳＩ、アナログ回路、メモリＬＳＩを問わず種々
の応用設計が容易となる。
ＳＬＳＩの特長（例えば高速動作、低消費電力、高ソフ
トエラー耐性）を損なうことなく、基板浮遊効果を防止
することができる。これにより、ＭＯＳＬＳＩの耐圧マ
ージンが向上し、基板バイアス変動が抑制されるので、
論理ＬＳＩ、アナログ回路、メモリＬＳＩを問わず種々
の応用設計が容易となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】ＳＯＩ基板に形成したＭＩＳＦＥＴのソー
ス、ドレイン間ＩＶ特性を示すグラフである。
ス、ドレイン間ＩＶ特性を示すグラフである。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す半導体基板の要部断面図であ
る。
路装置の製造方法を示す半導体基板の要部断面図であ
る。
【図１６】（ａ）は、本発明の他の実施の形態であるＳ
ＯＩ基板の要部平面図、（ｂ）は（ａ）のＢ−Ｂ’線に
沿った断面図である。
ＯＩ基板の要部平面図、（ｂ）は（ａ）のＢ−Ｂ’線に
沿った断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ マスク ５ 素子分離溝 ６ 酸化シリコン層 ７ 酸化シリコン膜 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域（ソース、ドレイン） ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２２ ｐ+ 型半導体領域（ソース、ドレイン） ２３ ｎ+ 型半導体領域（ソース、ドレイン） ２４ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３３〜３６ コンタクトホール ３７〜３９ 第１層配線 ４０ 窒化シリコン膜 ４１ サイドウォールスペーサ ４２ ＳＯＧ膜 ４３ 酸化シリコン膜 ４４ スルーホール ４５ プラグ ４６ 下部電極 ４７ 容量絶縁膜 ４８ 上部電極 ４９ 第１層間絶縁膜 ５０〜５３ 第２層配線 ５４ 第２層間絶縁膜 ５５、５６ 第３層配線 ６０ 半導体領域（ソース、ドレイン） ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１３Ｂ ６２１ ６２６Ｂ
Claims (4)
- 【請求項１】 半導体基板の主面に酸素をイオン打ち込
みした後、前記半導体基板を熱処理してその内部に酸化
シリコン層を形成することにより、ＳＯＩ構造の半導体
基板を製造する際、（ａ）半導体基板の第一領域の表面
に選択的に形成した薄膜をマスクにして前記半導体基板
に酸素をイオン打ち込みすることにより、前記半導体基
板の第一領域には前記酸素を相対的に浅く打ち込み、他
の領域には前記酸素を相対的に深く打ち込む工程、
（ｂ）前記半導体基板を熱処理することにより、前記半
導体基板の第１領域には相対的に浅い箇所に酸化シリコ
ン層を形成し、他の領域には相対的に深い領域に酸化シ
リコン層を形成する工程、を含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第一領域または前記他の領域のい
ずれか一方がＭＩＳＦＥＴのチャネル領域を形成する領
域であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 半導体基板の主面に酸素をイオン打ち込
みした後、前記半導体基板を熱処理してその内部に酸化
シリコン層を形成することにより、ＳＯＩ構造の半導体
基板を製造する際、（ａ）半導体基板の第一領域の表面
に選択的に形成した薄膜をマスクにして前記半導体基板
に酸素をイオン打ち込みすることにより、前記半導体基
板の第一領域には前記酸素を打ち込まず、他の領域のみ
に前記酸素を打ち込む工程、（ｂ）前記半導体基板を熱
処理することにより、前記半導体基板の他の領域のみに
酸化シリコン層を形成する工程、を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記第一領域がＭＩＳＦＥＴのチャネ
ル領域を形成する領域であることを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24576697A JPH1187723A (ja) | 1997-09-10 | 1997-09-10 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24576697A JPH1187723A (ja) | 1997-09-10 | 1997-09-10 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187723A true JPH1187723A (ja) | 1999-03-30 |
Family
ID=17138497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24576697A Pending JPH1187723A (ja) | 1997-09-10 | 1997-09-10 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933565B2 (en) | 2000-06-08 | 2005-08-23 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
-
1997
- 1997-09-10 JP JP24576697A patent/JPH1187723A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933565B2 (en) | 2000-06-08 | 2005-08-23 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7393731B2 (en) | 2000-06-08 | 2008-07-01 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7838349B2 (en) | 2000-06-08 | 2010-11-23 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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