CN1725471A - 在非易失存储器件中形成隧穿绝缘层的方法 - Google Patents
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Abstract
提供了一种形成隧穿绝缘层的方法，由所述方法形成的隧穿绝缘层的尺寸小于通过光刻工艺的分辨率得到的尺寸。所述方法包括的步骤有：在衬底上形成第一绝缘层和第二绝缘层；形成可再次流动的材料层图案，并使之再次流动；去除第二绝缘层和第一绝缘层，以暴露所述衬底；以及形成隧穿绝缘层。
Description
技术领域
本发明涉及一种形成非易失存储器件的方法，更具体地说，涉及一种在电可擦可编程序存储器件中形成隧穿绝缘层的方法。
背景技术
众所周知，在电可擦可编程只读存储(EEPROM)器件中，将电荷注入到浮置栅极中，并通过薄隧穿绝缘层从浮置栅极中释放，从而进行编程和擦除操作。半导体存储器件制造技术领域的一个显著热点在于增大存储器的容量，这要求降低单位单元的尺寸。
为了降低单位单元的尺寸，必须降低浮置栅极和控制栅极之间的栅极间绝缘层的厚度、隧穿区域(隧穿绝缘层)的面积和/或隧穿绝缘层的厚度。在隧穿绝缘层的厚度过小时，漏电流严重。隧穿绝缘层不得低于预定厚度。因此，需要减小隧穿区域的面积。
在日本专利申请No.sho 63-246875和美国专利No.5817557中公开了一种形成EEPROM器件的传统方法。图1到图4对这样的一种传统方法进行了说明。
首先，参照图1，在包括杂质扩散区12的半导体衬底10上形成氧化层14。
接下来，参照图2，在氧化层14上形成层间绝缘层16，之后，通过光刻工艺对层间绝缘层16构图，以形成限定隧穿区域的孔径18。也就是说，在层间绝缘层上形成作为感光层的光刻胶层，之后，对光刻胶曝光，并利用先前制备的光掩模对其显影，以形成具有限定隧穿区域的孔径的光刻胶图案。接下来，对通过光刻胶图案中的孔径曝光后的层间绝缘层进行干法蚀刻，以形成具有孔径18的层间绝缘层16。将光刻胶图案的孔径直接转移到层间绝缘层上。层间绝缘层16的孔径18的宽度w1由光刻工艺的分辨率决定。
接下来，参照图3，对通过孔径18曝光的氧化层14进行湿法蚀刻，以暴露杂质扩散区12。
接下来，参照图4，在通过孔径18暴露的杂质扩散区12上形成隧穿氧化膜20，之后，形成用于形成浮置栅极的多晶硅22。
根据形成EEPROM器件的常规方法，由于存在光刻工艺的分辨率的限制，难以降低隧穿区域20的面积。
因此，需要这样一种降低隧穿区的面积的、形成EEPROM器件的方法，这种方法能够克服传统的光刻技术的分辨率方面的限制。
发明内容
本发明的一些实施例提供了一种在EEPROM器件中形成隧穿绝缘层的方法。这一方法包括：在衬底上形成第一绝缘层；形成具有孔径的可再次流动的(re-flowable)材料层图案，所述孔径具有限定位于第一绝缘层上的隧穿区的第一宽度；使孔径宽度为第一宽度的，可再次流动的材料层图案再次流动，以形成经再次流动的材料层图案，其具有的孔径宽度为小于第一宽度的第二宽度；去除由经过再次流动的，孔径宽度为第二宽度的材料层图案暴露的第一绝缘层，以暴露衬底，并在暴露的衬底上形成隧穿绝缘层。
优选地，使可再次流动的、孔径宽度为第一宽度的材料层图案再次流动，形成孔径宽度为小于第一宽度的第二宽度的经过再次流动的材料层图案。由于隧穿区域的面积由孔径宽度为第二宽度的经过再次流动的材料层图案构成，所以降低了隧穿区域的尺寸。
可再次流动的材料层图案包括光刻胶、掺杂硅酸盐玻璃和玻璃上硅(silicon-on-glass，SOG)。可再次流动的材料层是指通过热处理工艺可变得柔软的任意材料层。掺杂硅酸盐玻璃包括，但不限于，掺硼硅酸盐玻璃(BSG)，掺磷硅酸盐玻璃(PSG)，和掺硼磷硅酸盐玻璃(BPSG)。
例如，在采用光刻胶形成可再次流动的材料层图案时，通过旋涂法等方法在第一绝缘层上形成光刻胶层，之后利用光掩模对所述光刻胶层曝光和显影，以形成孔径宽度为第一宽度的可再次流动的材料层图案。
另一方面，在采用掺杂硅酸盐玻璃形成材料层图案时，在第一绝缘层上形成掺杂硅酸盐玻璃层，形成光刻胶层，通过光掩模对光刻胶层进行曝光和显影，以形成光刻胶层图案，采用光刻胶层图案作为蚀刻掩模将位于光刻胶之下的掺杂硅酸盐玻璃层蚀刻掉，去除光刻胶层图案，以形成可再次流动的、孔径宽度为第一宽度的材料层图案。
根据上述方法，可以在50到250℃的温度下执行使可再次流动的、孔径宽度为第一宽度的材料层图案再次流动的工艺。显然，对于本领域技术人员来讲，用于再次流动工艺的热处理可以随可再次流动的材料层图案的种类变化而变化。
在隧穿绝缘层和衬底之间没有良好的界面特性的情况下，EEPROM无法可靠地工作。因此，根据本发明的一实施例，通过湿法蚀刻或相继进行干法蚀刻和湿法蚀刻去除通过经再次流动形成的、孔径宽度为第二宽度的材料层图案暴露的第一绝缘层，以便暴露衬底。在相继进行干法蚀刻和湿法蚀刻时，在通过执行干法蚀刻去除由孔径宽度为第二宽度的、经再次流动形成的材料层图案暴露的第一绝缘层的部分厚度后，通过执行湿法蚀刻去除存留在具有第二宽度的孔径之下的第一绝缘层。
优选地，通过干法蚀刻去除存留在具有第二宽度的孔径之下的第一绝缘层的部分厚度，从而使衬底表面不受干法蚀刻导致的损伤的影响。此外，在执行干法蚀刻之后存留的第一绝缘层应尽可能薄。由于侧向和更低方向受到湿法蚀刻的影响，这样可以使湿法蚀刻的过程中侧向的蚀刻程度最低。
由于孔径宽度为第二宽度的可再次流动的材料层图案与第一绝缘层相互接触的界面可以大于其他部分的宽度，因此，优选在湿法蚀刻之前采用干法蚀刻。
可以在第一绝缘层上进一步形成相对于第一绝缘层具有蚀刻选择性的第二绝缘层。例如，可以由二氧化硅层形成第一绝缘层。第二绝缘层可以由氮化硅层或通过按顺序层压氮化硅层和氮氧化硅层的方法获得的多层结构形成。在这样的实施例中，首先，通过执行干法蚀刻去除第二绝缘层，之后，通过执行湿法蚀刻或相继进行的干法蚀刻和湿法蚀刻去除第一绝缘层。
根据上述方法，可以通过各种方法在衬底中形成位于隧穿绝缘层之下的杂质扩散区。
例如，可以在形成第一绝缘层之前，或在形成第一绝缘层之后形成杂质扩散区。
当杂质扩散区在形成第一绝缘层之前形成时，形成隧穿绝缘层的方法包括：在衬底上形成缓冲绝缘层；在所述缓冲绝缘层上形成具有限定杂质扩散区的孔径的蚀刻掩模；通过所述孔径注入杂质离子，之后，执行热处理工艺，以便在所述衬底内形成杂质扩散区；以及，去除蚀刻掩模和缓冲绝缘层。可以不去除缓冲绝缘层，使之存留下来。在这种情况下，不形成第一绝缘层，用缓冲绝缘层替代第一绝缘层。可以由热氧化膜形成缓冲绝缘层。
当杂质扩散区在形成第一绝缘层之后形成时，形成隧穿绝缘层的方法包括：在第一绝缘层上形成限定杂质扩散区的蚀刻掩模；注入杂质离子，之后，执行热处理工艺，从而在所述衬底上形成杂质扩散区；以及去除蚀刻掩模。
此外，可以在使孔径宽度为第一宽度的可再次流动的材料层再次流动之前执行用于杂质扩散区的杂质离子注入过程。在这种情况下，注入的杂质离子在热处理过程中扩散，以形成杂质扩散区，所述热处理过程用于使孔径宽度为第一宽度的可再次流动的材料层图案再次流动。
附图说明
为了提供对本发明的进一步理解，下面将结合构成本说明书一部分的附图对本发明予以说明。附图对本发明的示范性实施例进行了图解，并与说明相结合，说明了本发明的原理。在所述附图中：
图1到4是半导体衬底的剖面图，其说明了在EEPROM器件中形成隧穿绝缘层的常规方法的制作过程；
图5A是说明根据本发明的实施例的EEPROM器件的示意性平面图，图5B和图5C是沿图5A中的I-I线和II-II线得到的半导体衬底的剖面图；
图6到图9是说明在根据本发明的实施例的EEPROM器件中形成隧穿绝缘层的方法的、半导体衬底的剖面图；
图10到图11是说明在根据本发明的另一实施例的EEPROM器件中形成隧穿绝缘层的方法的、半导体衬底的剖面图；
图12是说明在根据本发明的又一实施例的EEPROM器件中形成隧穿绝缘层的方法的、半导体衬底的剖面图；以及
图13到图15是说明在根据本发明的又一实施例的EEPROM器件中形成隧穿绝缘层的方法的、半导体衬底的剖面图。
具体实施方式
下面，将参照附图对本发明的实施例予以详细说明。在附图中，为了清晰起见，夸大了层和区域的厚度。还应当得到理解的是：在称某一层位于另一层或衬底上时，那么该层可能直接位于另一层或衬底之上，也可能还存在插入的层。此外，在本说明书的各种实施例中，术语“第一”和“第二”用于说明多个区域和层。但是，不应推断这些术语是对这些区域和层的限定。这些术语用于将预定区域或层与其他区域或层区分开。因此，在实施例中被称为第一层的层在另一实施例中可能作为第二层。
构成EEPROM器件的每一单位存储单元包括存储晶体管和选择晶体管。所述存储晶体管包括隧穿绝缘层、浮置栅极、栅极间绝缘层和控制栅极。
图5A是说明根据本发明的实施例的EEPROM器件的单位存储单元的示意性平面图。图5B和图5C分别是沿图5A中的I-I线和II-II线得到的半导体衬底的剖面图。
对于本领于技术人员来讲，显然可以沿行和列的方向排列这样的存储单元的复制品。
在图5A中，附图标记21、23、25、27、29和31分别表示有源区、浮置栅极、控制栅极、隧穿区、选择晶体管的字线和位线触点。
参照图5B和图5C，存储晶体管包括层压形成的通过绝缘层102与衬底绝缘的栅极结构127。层压形成的栅极结构127包括在半导体衬底100上层压的浮置栅极122和控制栅极126，栅极间绝缘层124位于二者之间。共源极区128S位于半导体衬底100中层压栅极结构127的一侧内。杂质扩散区110位于半导体衬底100中浮置栅极122的预定区域之下。薄隧穿绝缘层120位于浮置栅极122的预定区域和杂质扩散区110之间。电荷由杂质扩散区110注入到浮置栅极122中，或从浮置栅极122中通过隧穿绝缘层120释放到杂质扩散区110中。
选择晶体管包括源极/漏极区128S/D，漏极区128D和层压的选择栅极结构127′，位于存储晶体管的层压栅极结构127的另一侧。选择晶体管的经层压的选择栅极结构127′位于半导体衬底100上，其间插有绝缘层102，并且位于源极/漏极区128S/D和漏极区128D之间。源极/漏极区128S/D与杂质扩散区110相邻。尽管在图中未示出，但形成了将电压加到层压栅极结构127′的下部栅极122′的触点，层压栅极结构127′起着选择晶体管的字线的作用。位线134通过接触插头132电连接至漏极区128D。
下面将对EEPROM器件的运转予以说明。在擦除操作中，在控制栅极122和字线122′上施加大约15到50伏特的高擦除电压，在位线134上施加的电压为0，浮置共源极区128S或在共源极区128S上施加0电压。因此，电荷从杂质扩散区110通过隧穿绝缘层120注入到浮置栅极122中，使得存储晶体管的阈值电压增大。
在编程操作中，在控制栅极122上施加0电压，在位线134和字线122′上施加大约15到20伏特的高编程电压，浮置共源极区128S。因此，通过隧穿绝缘层120释放了存储在浮置栅极122中的电荷，从而减小了存储晶体管的阈值电压。
在读取操作中，在位线134上施加大约0.5到大约2伏特的电压，在字线122′上施加大约1.6到大约5.5伏特的电压，在控制栅极126上施加大约1.0到大约2.0伏特的电压，在共源极128S上施加0伏电压。存储晶体管的阈值电压的幅度改变决定是否形成从存储晶体管的共源极128S到选择晶体管的漏区128D的电流通道。感测电流的大小以确定存储到存储晶体管中的信息(信息为逻辑′0′或逻辑′1′)。
下面，将对根据本发明的EEPROM器件中形成隧穿绝缘层的方法予以说明。
图6是说明形成杂质扩散区的掩模工艺的半导体衬底的剖面图。在所述半导体衬底100上形成第一绝缘层102。第一绝缘层102可以由热氧化层或化学气相淀积氧化层形成。在第一绝缘层102上形成离子注入掩模104，在离子掩模104中，形成限定杂质扩散区的孔径106。执行用于将杂质离子108通过由离子注入掩模104的孔径106暴露的第一绝缘层102注入到半导体衬底100中的工艺。
接下来，执行热处理工艺，以激活注入到半导体衬底中的杂质离子107，从而形成如图7所示的杂质扩散区110。在去除离子注入掩模104后，在第一绝缘层102上形成具有第一孔径114的可再次流动的材料层图案112，第一孔径114限定了形成隧穿绝缘层的区域(隧穿区)。第一孔径114具有第一宽度w1，其由光刻工艺的分辨率决定。任何通过热处理可变得柔软的层均可用作可再次流动的材料层图案112。此类可再次流动的材料层图案包括光刻胶、掺杂硅酸盐玻璃和玻璃上硅(SOG)层。
例如，在采用光刻胶时，通过下述工艺形成可再次流动的材料层图案。首先，在第一绝缘层102上采用诸如旋涂的方法形成光刻胶层，之后，采用光掩模(未示出)对光刻胶层曝光和显影，从而形成可再次流动的光刻胶图案。
另一方面，在采用掺杂硅酸盐玻璃或SOG层时，可以按照下述工序形成可再次流动的材料层图案112。首先，在第一绝缘层102上形成掺杂硅酸盐玻璃层或SOG层，之后形成光刻胶层。接下来，对光刻胶层进行曝光和显影，从而形成限定隧穿区的光刻胶图案。接下来，蚀刻掺杂硅酸盐玻璃层或SOG层，即由感光胶图案暴露的底层。接下来，去除光刻胶图案。这时，可以在掺杂硅酸盐玻璃层或SOG层和光刻胶层之间进一步形成诸如氮化硅层的蚀刻掩模层。
可再次流动的材料层图案112优选由光刻胶形成。在这种情况下，由于没有必要形成和蚀刻其他层，从而有可能简化工艺，降低制造成本。
接下来，为了使可再次流动的材料层图案112再次流动，进行热处理，使得材料层图案可塑(flexible)，材料层图案的孔径114具有第一宽度。因此，形成再次流动后得到的材料层图案116，其孔径118具有小于第一宽度w1的第二宽度w2。第一宽度w1是能够通过光刻工艺获得的最小孔径。根据本发明的实施例，有可能获得小于第一宽度w1的孔径。
接下来，去除由孔径118暴露的第一绝缘层102，以便露出半导体衬底100的杂质扩散区110，之后，形成隧穿绝缘层120。隧穿绝缘层120可以由按顺序层压氧化硅层或氮化硅层以及氧化硅层形成的多层结构构成。隧穿绝缘层120优选由热氧化工艺形成。在氧气气氛中执行热氧化处理时，获得了由氧化硅构成的隧穿绝缘层。另一方面，在氧气氛中执行热氧化处理，形成热氧化膜之后，在去除氧源，提供氮源的状态下，连续执行热处理，氮气渗透到衬底和热氧化层之间的界面当中，使得在界面出形成氮氧化硅。因此，获得了由双层结构构成的隧穿绝缘层，其中氮氧化硅层和氧化硅层是层压在一起的。
这里，通过湿法蚀刻，或相继执行干法蚀刻和湿法蚀刻，去除由具有第二宽度的孔径118暴露的第一绝缘层，当通过相继执行干法蚀刻和湿法蚀刻去除由具有第二宽度的孔径118暴露的第一绝缘层时，第一绝缘层的大部分通过干法蚀刻被除去，然后通过进行湿法蚀刻除去第一绝缘层的剩余部分。这里，优选保留第一绝缘层，以便使半导体衬底不受干法蚀刻的损害。
接下来，参照图9，在整个衬底上形成用于存储晶体管的浮置栅极和选择晶体管的字线的第一导电层122。之后，执行通用工序，完成对存储晶体管和选择晶体管的制作。
在形成可再次流动的材料层图案112之后，可以形成杂质扩散区110。在这种情况下，不必针对杂质扩散区110采用其他光刻工艺(因为图6中的离子诸如掩模不是必需的)。之后，参照图10，在半导体衬底100上形成第一绝缘层102之后，形成可再次流动的材料层图案112，其具有限定隧穿区的孔径114，孔径114的宽度为第一宽度w1。接下来，通过由具有第一宽度的孔径114暴露的第一绝缘层102向半导体衬底100中注入杂质离子108。
接下来，参照图11，执行热处理，使可再次流动的材料层图案112再次流动，从而形成具有孔径118的经再次流动形成的材料层图案116，孔径118具有第二宽度w2，与此同时，活化注入的杂质离子，以形成杂质扩散区110。在接下来的过程中，在去除暴露的第一绝缘层102后，形成隧穿绝缘层。
在形成图7中所示的可再次流动的材料层图案112之前，可以去除在针对杂质扩散区的离子注入过程中充当缓冲层的第一绝缘层102，从而形成新的绝缘层。此外，在这种情况下，当新形成的绝缘层的厚度大时，可以将新绝缘层的一部分用作隧穿绝缘层。
参照图12，和参照图6说明的方法一样，在半导体衬底100中形成杂质扩散区110之后，去除离子注入掩模104和第一绝缘层102。接下来，在包含杂质扩散区110的衬底100上形成厚绝缘层102′。接下来，在形成可再次流动的材料层图案112之后，执行热处理过程，以形成经再次流动得到的材料层图案116，其具有宽度为第二宽度w2的孔径118。接下来，去除通过孔径118暴露的厚绝缘层102′的部分厚度，从而保留预定厚度，以形成隧穿绝缘层120。这时，通过执行湿法蚀刻或相继进行干法蚀刻和湿法蚀刻，去除部分绝缘层102′。
接下来，在去除经再次流动得到的材料层图案116后，在整个衬底上形成用于存储晶体管的浮置栅极、以及选择晶体管的字线的第一导电层122。之后，执行通用工序，完成存储晶体管和选择晶体管的制作。
根据本发明的另一个实施例，在参照图6到图9说明的实施例中的第一绝缘层102上进一步形成第二绝缘层103。
参照图13，在形成杂质扩散区110之后，在第一绝缘层102上形成第二绝缘层103。第二绝缘层103由相对于第一绝缘层102具有蚀刻选择性的层构成。例如，第二绝缘层可以由氮化硅层或通过按顺序层压氮化硅层和氮氧化硅层的方法获得的多层结构形成。
接下来，参照图13，在第二绝缘层103上形成可再次流动的材料层图案112后，进行热处理，以形成经再次流动得到的材料层图案116。
接下来，参照图14，通过干法蚀刻去除暴露的第二绝缘层103，以暴露第一绝缘层102。由于过度蚀刻，可能蚀刻掉一部分第一绝缘层102。
接下来，参照图15，去除暴露的第一绝缘层，以暴露杂质扩散区110，之后，去除经再次流动形成的材料层图案116，并形成隧穿绝缘层120。
接下来，执行通用工序，完成存储晶体管和选择晶体管的制作。
尽管已经参照本发明的优选实施例对本发明进行了特别地展示和说明，但是所述领域技术人员应该理解的是，在不背离附加的述权利要求定义的本发明的精神和范围的情况下，在其形式和细节上可做出各种变化。
本专利申请要求与2004年7月6日提交的韩国专利申请No.2004-52383的优先权，现将其全文引入，以做参考。
Claims (16)
1.一种形成电可擦可编程存储器件的隧穿绝缘层的方法，所述方法包括：
在衬底上形成第一绝缘层；
形成具有孔径的可再次流动的材料层图案，所述孔径具有第一宽度；
使所述的孔径宽度为第一宽度的、可再次流动的材料层图案再次流动，以形成经再次流动的材料层图案，其具有的孔径宽度为小于所述第一宽度的第二宽度；
去除由所述的、经过再次流动得到的、具有第二宽度孔径的材料层图案暴露的第一绝缘层，以暴露所述衬底；以及
在所述的暴露出来的衬底上形成隧穿绝缘层。
2.如权利要求1所述的方法，其中，所述可再次流动的材料层图案包括光刻胶或掺杂硅酸盐玻璃层。
3.如权利要求1所述的方法，
其中，去除由所述的、经过再次流动得到的、具有第二宽度孔径的材料层图案暴露的第一绝缘层的步骤包括：
通过实施干法蚀刻去除由所述的、经过再次流动得到的、具有第二宽度孔径的材料层图案暴露的第一绝缘层的部分厚度；以及
通过实施湿法蚀刻去除存留在具有第二宽度的孔径之下的第一绝缘层。
4.如权利要求1所述的方法，
其中，在所述衬底上形成第一绝缘层的步骤包括：
在所述衬底上形成第一绝缘层；
在所述第一绝缘层上形成限定杂质扩散区的蚀刻掩模；
在注入杂质离子之后执行热处理工艺，以便在所述衬底中形成杂质扩散区；以及
去除所述蚀刻掩模，且
其中，去除由经过再次流动得到的材料层图案暴露的第一绝缘层、以暴露衬底的步骤包括暴露形成于衬底中的杂质扩散区，经再次流动得到的材料层图案的孔径具有第二宽度。
5.如权利要求3所述的方法，在衬底上形成所述第一绝缘层之前，其进一步包括：
在所述衬底上形成缓冲绝缘层；
形成具有孔径的蚀刻掩模；
通过所述孔径注入杂质离子，并执行热处理工艺，从而在衬底内形成杂质扩散区；以及
去除所述蚀刻掩模和缓冲绝缘层，
其中，去除由经过再次流动得到的材料层图案暴露的第一绝缘层、以暴露衬底的步骤包括暴露形成于衬底中的杂质扩散区，经再次流动得到的材料层图案的孔径具有第二宽度。
6.如权利要求1所述的方法，
在形成孔径宽度为第一宽度的可再次流动的材料层图案之后，在使可再次流动的材料层图案再次流动以具有孔径宽度小于第一宽度的第二宽度的孔径之前，其进一步包括：
通过具有所述第一宽度的孔径向衬底中注入杂质离子；
其中，在使孔径宽度为第一宽度的可再次流动的材料层图案再次流动时，注入到衬底中的杂质离子发生扩散，以形成杂质扩散区；且
其中，去除由经过再次流动得到的材料层图案暴露的第一绝缘层、以暴露衬底的步骤包括暴露形成于衬底中的杂质扩散区，经再次流动得到的材料层图案的孔径具有第二宽度。
7.如权利要求1所述的方法，
在形成所述第一绝缘层之后，在形成孔径宽度为第一宽度的可再次流动的材料层图案之前，其进一步包括：
在所述第一绝缘层上形成第二绝缘层。
8.如权利要求7所述的方法，
其中，所述第一绝缘层由氧化硅层形成，并且
其中，所述第二绝缘层由氮化硅层或按顺序层压氮化硅层和氮氧化硅层得到的多层结构形成。
9.如权利要求7所述的方法，
其中，去除由经过再次流动得到的、孔径宽度为第二宽度的材料层图案暴露的第一绝缘层、以暴露所述衬底的步骤包括：
对由经过再次流动得到的、孔径宽度为第二宽度的材料层图案暴露的第二绝缘层进行干法蚀刻，以暴露位于所述第二绝缘层下的第一绝缘层；
去除孔径宽度为第二宽度的、经再次流动得到的材料层图案；以及
对暴露的第一绝缘层进行湿法蚀刻。
10.如权利要求9所述的方法，
其中，在所述衬底上形成第一绝缘层的步骤包括：
在所述衬底上形成第一绝缘层；
在所述第一绝缘层上形成限定杂质扩散区的蚀刻掩模；
在注入杂质离子之后执行热处理工艺，以便在所述衬底中形成杂质扩散区；以及
去除所述蚀刻掩模，且
其中，去除由经过再次流动得到的材料层图案暴露的第一绝缘层、以暴露衬底的步骤包括暴露形成于衬底中的杂质扩散区，经再次流动得到的材料层图案的孔径具有第二宽度。
11.如权利要求9所述的方法，
其中，在所述衬底上形成第一绝缘层之前，其进一步包括：
在所述衬底上形成缓冲绝缘层；
在所述缓冲绝缘层上形成具有限定杂质扩散区的孔径的蚀刻掩模；
在通过所述孔径注入杂质离子之后，执行热处理工艺，从而在衬底内形成杂质扩散区；以及
去除所述蚀刻掩模和缓冲绝缘层，
其中，去除由经过再次流动得到的材料层图案暴露的第一绝缘层、以暴露衬底的步骤包括暴露形成于衬底中的杂质扩散区，经再次流动得到的材料层图案的孔径具有第二宽度。
12.如权利要求9所述的方法，
在形成孔径宽度为第一宽度的可再次流动的材料层图案之后，在使可再次流动的材料层图案再次流动以形成孔径宽度为小于第一宽度的第二宽度的、经再次流动的材料层图案之前，其进一步包括：
通过具有所述第一宽度的孔径向衬底中注入杂质离子；
其中，在使孔径宽度为第一宽度的可再次流动的材料层图案再次流动时，注入到衬底中的杂质离子发生扩散，以形成杂质扩散区；且
其中，去除由经过再次流动得到的材料层图案暴露的第一绝缘层、以暴露衬底的步骤包括暴露形成于衬底中的杂质扩散区，经再次流动得到的材料层图案的孔径具有第二宽度。
13.一种形成电可擦可编程存储器件的隧穿绝缘层的方法，所述方法包括的步骤有：
在衬底上依次形成第一绝缘层和第二绝缘层；
形成具有孔径的可再次流动的材料层图案，所述孔径具有第一宽度；
执行热处理工艺，从而使可再次流动的材料层图案再次流动，以形成孔径宽度为小于第一宽度的第二宽度的、经再次流动得到的材料层图案；
去除由所述的、经过再次流动得到的材料层图案暴露的第一绝缘层和第二绝缘层，以暴露所述衬底，经过流动得到的材料层图案的孔径具有第二宽度；以及
在所述的暴露出来的衬底上形成隧穿绝缘层。
14.如权利要求13所述的方法，
其中，所述第一绝缘层由氧化硅层形成，并且
其中，所述第二绝缘层由氮化硅层或按顺序层压氮化硅层和氮氧化硅层得到的多层结构形成。
15.如权利要求13所述的方法，
其中，去除由经过再次流动得到的、孔径宽度为第二宽度的材料层图案暴露的第一绝缘层、以暴露所述衬底的步骤包括：
对所述第二绝缘层进行干法蚀刻以暴露第一绝缘层；
去除孔径宽度为第二宽度的、经再次流动得到的材料层图案；以及
对由所述第二绝缘层暴露的第一绝缘层进行湿法蚀刻。
16.如权利要求13所述的方法，
在所述衬底上形成第一绝缘层之前，其进一步包括：
在所述衬底上形成缓冲绝缘层；
在所述缓冲绝缘层上形成具有限定杂质扩散区的孔径的蚀刻掩模；
在通过所述孔径注入杂质离子之后，执行热处理工艺，从而在衬底内形成杂质扩散区；以及
去除所述蚀刻掩模和缓冲绝缘层。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669099B2 (ja) * | 1984-12-21 | 1994-08-31 | 株式会社東芝 | Ｍｉｓ型半導体装置 |
| JPS62123773A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS62144331A (ja) * | 1985-12-18 | 1987-06-27 | Sony Corp | エツチング方法 |
| JPS63246875A (ja) | 1987-04-01 | 1988-10-13 | Mitsubishi Electric Corp | 半導体記憶装置とその製造方法 |
| JPH0379083A (ja) * | 1989-08-23 | 1991-04-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03252131A (ja) * | 1990-03-01 | 1991-11-11 | Toshiba Corp | 半導体装置の製造方法 |
| JP2563683B2 (ja) * | 1990-03-08 | 1996-12-11 | 松下電子工業株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP3016607B2 (ja) * | 1991-02-01 | 2000-03-06 | 沖電気工業株式会社 | 不揮発性メモリの製造方法 |
| JPH0521784A (ja) * | 1991-07-10 | 1993-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5550072A (en) * | 1994-08-30 | 1996-08-27 | National Semiconductor Corporation | Method of fabrication of integrated circuit chip containing EEPROM and capacitor |
| JPH0897302A (ja) * | 1994-09-26 | 1996-04-12 | Sony Corp | 半導体記憶装置の製造方法 |
| JP2842328B2 (ja) | 1995-08-18 | 1999-01-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3393286B2 (ja) * | 1995-09-08 | 2003-04-07 | ソニー株式会社 | パターンの形成方法 |
| EP0788144B1 (en) * | 1996-01-31 | 2003-11-26 | STMicroelectronics S.r.l. | Process for fabricating tunnel-oxide nonvolatile memory devices |
| DE19620032C2 (de) * | 1996-05-17 | 1998-07-09 | Siemens Ag | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
| JPH11119443A (ja) * | 1997-10-14 | 1999-04-30 | Oki Electric Ind Co Ltd | レジストパタンの形成方法 |
| US6207465B1 (en) | 1998-04-17 | 2001-03-27 | Symetrix Corporation | Method of fabricating ferroelectric integrated circuit using dry and wet etching |
| KR100311971B1 (ko) * | 1998-12-23 | 2001-12-28 | 윤종용 | 비휘발성메모리반도체소자제조방법 |
| US6365325B1 (en) * | 1999-02-10 | 2002-04-02 | Taiwan Semiconductor Manufacturing Company | Aperture width reduction method for forming a patterned photoresist layer |
| US6472327B2 (en) * | 1999-08-03 | 2002-10-29 | Advanced Micro Devices, Inc. | Method and system for etching tunnel oxide to reduce undercutting during memory array fabrication |
| KR100533362B1 (ko) * | 2000-04-19 | 2005-12-06 | 주식회사 하이닉스반도체 | 레지스트 플로우 공정용 포토레지스트 조성물 및 이를이용한 콘택홀의 형성방법 |
| JP2002100688A (ja) * | 2000-09-22 | 2002-04-05 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリの製造方法 |
| KR20030048215A (ko) | 2001-12-11 | 2003-06-19 | 주식회사 하이닉스반도체 | 미세 다마신 패턴 형성방법 |
| CN1302539C (zh) | 2002-01-24 | 2007-02-28 | 旺宏电子股份有限公司 | 闪存的制造方法 |
-
2004
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-
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- 2005-07-05 CN CNA2005100820463A patent/CN1725471A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105990128A (zh) * | 2015-03-06 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 绝缘层的形成方法、eeprom及其形成方法 |
| CN105990128B (zh) * | 2015-03-06 | 2019-04-26 | 中芯国际集成电路制造(上海)有限公司 | 绝缘层的形成方法、eeprom及其形成方法 |
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| US7429511B2 (en) | 2008-09-30 |
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