JP2002184978A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002184978A JP2002184978A JP2000383878A JP2000383878A JP2002184978A JP 2002184978 A JP2002184978 A JP 2002184978A JP 2000383878 A JP2000383878 A JP 2000383878A JP 2000383878 A JP2000383878 A JP 2000383878A JP 2002184978 A JP2002184978 A JP 2002184978A
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Abstract
(57)【要約】
【課題】チタン酸化物を直接シリコン基板上に形成する
方法では、シリコンとチタン酸化物とが反応すること
で、ＳｉＯ２を主とする界面反応層が厚さ２ｎｍ以上形
成されることにより、絶縁膜容量が実用できない水準に
まで低下するという問題がある。 【解決手段】シリコン基板１と、前記シリコン基板１上
に形成されたチタン及びシリコンを含む酸化物からなる
バッファ層４と、前記バッファ層４上に形成されたチタ
ン酸化物からなるゲート絶縁膜５と、前記ゲート絶縁膜
５上に形成されたゲート電極１２と、前記シリコン基板
１中の前記ゲート絶縁膜５下に形成されたチャネル領域
と、前記シリコン基板１中に離間して形成され、それら
の間にチャネル領域を位置する用にして設けられたソー
ス領域及びドレイン領域とを具備し、前記バッファ層４
は、膜厚２ｎｍ以下、チタン原子の原子濃度が１％以上
８％以下であることを特徴とする半導体装置。
方法では、シリコンとチタン酸化物とが反応すること
で、ＳｉＯ２を主とする界面反応層が厚さ２ｎｍ以上形
成されることにより、絶縁膜容量が実用できない水準に
まで低下するという問題がある。 【解決手段】シリコン基板１と、前記シリコン基板１上
に形成されたチタン及びシリコンを含む酸化物からなる
バッファ層４と、前記バッファ層４上に形成されたチタ
ン酸化物からなるゲート絶縁膜５と、前記ゲート絶縁膜
５上に形成されたゲート電極１２と、前記シリコン基板
１中の前記ゲート絶縁膜５下に形成されたチャネル領域
と、前記シリコン基板１中に離間して形成され、それら
の間にチャネル領域を位置する用にして設けられたソー
ス領域及びドレイン領域とを具備し、前記バッファ層４
は、膜厚２ｎｍ以下、チタン原子の原子濃度が１％以上
８％以下であることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。特にチタン酸化物をゲート絶縁膜
として用いた電界効果トランジスタとその製造方法に関
する。
の製造方法に関する。特にチタン酸化物をゲート絶縁膜
として用いた電界効果トランジスタとその製造方法に関
する。
【０００２】
【従来の技術】ゲート長が０．１μｍ以下となる電界効
果トランジスタの世代では、ゲート絶縁膜がＳｉＯ２換
算膜厚で１．５ｎｍ以下で駆動する性能が要求されてい
る。従来どおりゲート絶縁膜にＳｉＯ２を用いると、厚
さが１．５ｎｍ以下であるのでトンネル電流が主となる
リーク電流が多くなる問題がある。このリーク電流は、
比較的消費電力が高くても高速性を求めるロジック回路
ですら無視できないほど高く、リーク電流を防止し消費
電力を低下することが課題となっている。
果トランジスタの世代では、ゲート絶縁膜がＳｉＯ２換
算膜厚で１．５ｎｍ以下で駆動する性能が要求されてい
る。従来どおりゲート絶縁膜にＳｉＯ２を用いると、厚
さが１．５ｎｍ以下であるのでトンネル電流が主となる
リーク電流が多くなる問題がある。このリーク電流は、
比較的消費電力が高くても高速性を求めるロジック回路
ですら無視できないほど高く、リーク電流を防止し消費
電力を低下することが課題となっている。
【０００３】そこで、ＳｉＯ２よりも比誘電率の大きな
高誘電体材料をゲート絶縁膜として利用し、駆動性能を
維持しつつ物理的なゲート膜厚を厚くすることでトンネ
ル電流を阻止し、消費電力を低下する技術の研究開発が
盛んに行われている。
高誘電体材料をゲート絶縁膜として利用し、駆動性能を
維持しつつ物理的なゲート膜厚を厚くすることでトンネ
ル電流を阻止し、消費電力を低下する技術の研究開発が
盛んに行われている。
【０００４】高誘電体材料として検討されている材料と
してＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ ２、ＨｆＯ２、Ｌａ
２Ｏ３等の金属酸化物がある。これらの金属酸化物のう
ちで最も比誘電率が高いのはＴｉＯ２(チタン酸化物)で
ある。チタン酸化物は、ＤＲＡＭ等のキャパシタの誘電
材料としてＬＳＩで常用されてきた実績もあり、チタン
酸化物を電界効果トランジスタのゲート絶縁膜として用
いる研究開発が盛んになされている。
してＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ ２、ＨｆＯ２、Ｌａ
２Ｏ３等の金属酸化物がある。これらの金属酸化物のう
ちで最も比誘電率が高いのはＴｉＯ２(チタン酸化物)で
ある。チタン酸化物は、ＤＲＡＭ等のキャパシタの誘電
材料としてＬＳＩで常用されてきた実績もあり、チタン
酸化物を電界効果トランジスタのゲート絶縁膜として用
いる研究開発が盛んになされている。
【０００５】しかしながらチタン酸化物はシリコンと反
応性が高く、チタン酸化物をシリコン基板上に堆積する
過程で、チタン酸化物膜とシリコン基板との界面に主に
ＳｉＯ２からなる界面反応層が２ｎｍ以上形成されると
いう問題がある。
応性が高く、チタン酸化物をシリコン基板上に堆積する
過程で、チタン酸化物膜とシリコン基板との界面に主に
ＳｉＯ２からなる界面反応層が２ｎｍ以上形成されると
いう問題がある。
【０００６】このＳｉＯ２を主とする界面反応層は、比
誘電率がＳｉＯ２なみに低いため、チタン酸化物膜と界
面反応層とが積層された絶縁膜では、その電気的容量値
がほとんど界面反応層の容量値で決定されてしまうとい
う問題がある。また、このＳｉＯ２を主とする界面層は
厚さが２ｎｍ以上必然的に形成されてしまうために、ゲ
ート絶縁膜としてＳｉＯ２換算での要求される膜厚１．
５ｎｍ以下を達成できないという問題もある。
誘電率がＳｉＯ２なみに低いため、チタン酸化物膜と界
面反応層とが積層された絶縁膜では、その電気的容量値
がほとんど界面反応層の容量値で決定されてしまうとい
う問題がある。また、このＳｉＯ２を主とする界面層は
厚さが２ｎｍ以上必然的に形成されてしまうために、ゲ
ート絶縁膜としてＳｉＯ２換算での要求される膜厚１．
５ｎｍ以下を達成できないという問題もある。
【０００７】そこで、この界面反応層を形成しないよう
に、ＳｉＯＮやＳｉＮ等の窒素を含む薄膜を、予めシリ
コン基板上に形成しておき、この窒素を含む薄膜上にチ
タン酸化物を成膜することが試みられている。しかしな
がらこの方法では、ＳｉＯ２を主とする界面反応層を抑
制することはできるが、窒素を含む薄膜の性質によって
ゲート絶縁膜とシリコン基板との界面特性が大きく異な
る結果をもたらす。例えば、ゲート絶縁膜とシリコン基
板との界面付近に存在する窒素によって電気的特性が劣
化する場合がある。具体的には、窒素原子による固定電
荷に代表される余剰電荷、界面準位などの起源となる欠
陥が多数界面に発生し、デバイス特性を劣化させてしま
う。
に、ＳｉＯＮやＳｉＮ等の窒素を含む薄膜を、予めシリ
コン基板上に形成しておき、この窒素を含む薄膜上にチ
タン酸化物を成膜することが試みられている。しかしな
がらこの方法では、ＳｉＯ２を主とする界面反応層を抑
制することはできるが、窒素を含む薄膜の性質によって
ゲート絶縁膜とシリコン基板との界面特性が大きく異な
る結果をもたらす。例えば、ゲート絶縁膜とシリコン基
板との界面付近に存在する窒素によって電気的特性が劣
化する場合がある。具体的には、窒素原子による固定電
荷に代表される余剰電荷、界面準位などの起源となる欠
陥が多数界面に発生し、デバイス特性を劣化させてしま
う。
【０００８】
【発明が解決しようとする課題】上述したように、チタ
ン酸化物を直接シリコン基板上に形成する方法では、シ
リコンとチタン酸化物とが反応することで、ＳｉＯ２を
主とする界面反応層が厚さ２ｎｍ以上形成されることに
より、絶縁膜容量が実用できない水準にまで低下すると
いう問題がある。
ン酸化物を直接シリコン基板上に形成する方法では、シ
リコンとチタン酸化物とが反応することで、ＳｉＯ２を
主とする界面反応層が厚さ２ｎｍ以上形成されることに
より、絶縁膜容量が実用できない水準にまで低下すると
いう問題がある。
【０００９】また、窒素を含む薄膜をバッファ層とし
て、この界面反応層を抑制する試みがなされているが、
こんどは窒素による界面特性の劣化が著しく未だ実用に
はいたっていない。
て、この界面反応層を抑制する試みがなされているが、
こんどは窒素による界面特性の劣化が著しく未だ実用に
はいたっていない。
【００１０】本発明は、上記問題点を解決するためにな
されたもので、高品質な界面特性を実現し、かつＳｉＯ
２換算で１．５ｎｍ以下の性能を有する高い絶縁膜容量
の実現及びトンネル電流の抑制とを両立する半導体装置
を提供することを目的とする。
されたもので、高品質な界面特性を実現し、かつＳｉＯ
２換算で１．５ｎｍ以下の性能を有する高い絶縁膜容量
の実現及びトンネル電流の抑制とを両立する半導体装置
を提供することを目的とする。
【００１１】また、本発明は、このようなゲート絶縁膜
をシリコン基板上に形成することができる半導体装置の
製造方法を提供することを目的とする。
をシリコン基板上に形成することができる半導体装置の
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、シリコン基板と、前記シリコン基板上に
形成されたチタン及びシリコンを含む酸化物からなるバ
ッファ層と、前記バッファ層上に形成されたチタン酸化
物からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート電極と、前記シリコン基板中の前記ゲート
絶縁膜下に形成されたチャネル領域と、前記シリコン基
板中に離間して形成され、それらの間に前記チャネル領
域を位置するようにして設けられたソース領域及びドレ
イン領域とを具備し、前記バッファ層は、膜厚２ｎｍ以
下、チタンの原子濃度が１％以上８％以下であることを
特徴とする半導体装置。
に、本発明は、シリコン基板と、前記シリコン基板上に
形成されたチタン及びシリコンを含む酸化物からなるバ
ッファ層と、前記バッファ層上に形成されたチタン酸化
物からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート電極と、前記シリコン基板中の前記ゲート
絶縁膜下に形成されたチャネル領域と、前記シリコン基
板中に離間して形成され、それらの間に前記チャネル領
域を位置するようにして設けられたソース領域及びドレ
イン領域とを具備し、前記バッファ層は、膜厚２ｎｍ以
下、チタンの原子濃度が１％以上８％以下であることを
特徴とする半導体装置。
【００１３】また、前記バッファ層と前記シリコン基板
との間に、膜厚１ｎｍ以下のＳｉＯ ２層が形成されてい
てもよい。
との間に、膜厚１ｎｍ以下のＳｉＯ ２層が形成されてい
てもよい。
【００１４】前記バッファ層は、若干の窒素を含有して
も良い。
も良い。
【００１５】また、本発明は、シリコン基板表面に形成
された酸化膜を剥離する工程と、チタン酸化物をターゲ
ットとし、酸素流量が０ｓｃｃｍ以上１．２ｓｃｃｍ以
下の条件で、スパッタリングすることにより、前記シリ
コン基板上に、チタン及びシリコンを含む酸化物からな
り、膜厚２ｎｍ以下、チタンの原子濃度が１％以上８％
以下であるバッファ層を形成する工程と、チタン酸化物
をターゲットとし、酸素流量が１０ｓｃｃｍ以上の条件
で、スパッタリングすることにより、前記バッファ層上
に、チタン酸化物からなるゲート絶縁膜を形成する工程
とを具備することを特徴とする半導体装置の製造方法を
提供する。
された酸化膜を剥離する工程と、チタン酸化物をターゲ
ットとし、酸素流量が０ｓｃｃｍ以上１．２ｓｃｃｍ以
下の条件で、スパッタリングすることにより、前記シリ
コン基板上に、チタン及びシリコンを含む酸化物からな
り、膜厚２ｎｍ以下、チタンの原子濃度が１％以上８％
以下であるバッファ層を形成する工程と、チタン酸化物
をターゲットとし、酸素流量が１０ｓｃｃｍ以上の条件
で、スパッタリングすることにより、前記バッファ層上
に、チタン酸化物からなるゲート絶縁膜を形成する工程
とを具備することを特徴とする半導体装置の製造方法を
提供する。
【００１６】本発明では、ＳｉＯ２を主とする界面反応
層を抑制するためにチタン酸化物を形成する前に、予め
シリコン基板上にチタン原子、シリコン原子及び酸素原
子からなるバッファ層を形成している。そして絶縁膜容
量の値を著しく劣化させること無く、さらにシリコン基
板との界面特性を高品質に保持するために、バッファ層
の構成原料の比及びその膜厚を種々研究した結果、膜厚
が２ｎｍ以下で、その構成元素がチタン及びシリコンを
含む酸化物からなり、さらにそのチタンの原子濃度を１
％以上８％以下にすることで上記目的を達成できること
を見出した。
層を抑制するためにチタン酸化物を形成する前に、予め
シリコン基板上にチタン原子、シリコン原子及び酸素原
子からなるバッファ層を形成している。そして絶縁膜容
量の値を著しく劣化させること無く、さらにシリコン基
板との界面特性を高品質に保持するために、バッファ層
の構成原料の比及びその膜厚を種々研究した結果、膜厚
が２ｎｍ以下で、その構成元素がチタン及びシリコンを
含む酸化物からなり、さらにそのチタンの原子濃度を１
％以上８％以下にすることで上記目的を達成できること
を見出した。
【００１７】このときのバッファ層は少なくとも０．５
ｎｍの膜厚であればよい。また、原子濃度とはその膜中
に存在する全ての原子数に対して、その膜中を構成する
原子の割合を表す。
ｎｍの膜厚であればよい。また、原子濃度とはその膜中
に存在する全ての原子数に対して、その膜中を構成する
原子の割合を表す。
【００１８】
【発明の実施の形態】以下本発明の好ましい実施形態に
ついて図面を用いて詳細に説明する。
ついて図面を用いて詳細に説明する。
【００１９】先ず、本発明の実施形態を説明するに先立
って、従来技術の問題点を見出すために、チタン酸化物
膜をシリコン基板上に直接成膜してみた。
って、従来技術の問題点を見出すために、チタン酸化物
膜をシリコン基板上に直接成膜してみた。
【００２０】図１に、従来のＣＶＤ（ケミカルベイパー
ディポジッション）法により、シリコン基板上にチタン
酸化膜を成膜したときの概念図を示す。
ディポジッション）法により、シリコン基板上にチタン
酸化膜を成膜したときの概念図を示す。
【００２１】先ず、図１（ａ）に示すように、予め自然
酸化膜を除去したシリコン基板１を用意する。そしてこ
のシリコン基板１表面上に、チタンを含む有機金属ガス
等のチタン原料ガス２及び酸素ガス３をシリコン基板1
上に供給する。
酸化膜を除去したシリコン基板１を用意する。そしてこ
のシリコン基板１表面上に、チタンを含む有機金属ガス
等のチタン原料ガス２及び酸素ガス３をシリコン基板1
上に供給する。
【００２２】すると図１（ｂ）に示すように、このＣＶ
Ｄによる成膜方法では、シリコン基板１とチタン酸化物
膜５の界面にはＳｉＯ２を主成分とする界面反応層４が
厚さ約２ｎｍできてしまう。
Ｄによる成膜方法では、シリコン基板１とチタン酸化物
膜５の界面にはＳｉＯ２を主成分とする界面反応層４が
厚さ約２ｎｍできてしまう。
【００２３】また、図２に、従来のチタンをターゲット
としたスパッタリング法により、シリコン基板上にチタ
ン酸化膜を成膜した時の概念図を示す。
としたスパッタリング法により、シリコン基板上にチタ
ン酸化膜を成膜した時の概念図を示す。
【００２４】この方法では、先ず、図２（ａ）に示すよ
うに、予め自然酸化膜を除去したシリコン基板１を用意
する。そしてこのシリコン基板１表面上に、チタンター
ゲット６に励起されたアルゴン７を照射して、酸素雰囲
気８中にてＴｉ−Ｏ及びＴｉを供給する。
うに、予め自然酸化膜を除去したシリコン基板１を用意
する。そしてこのシリコン基板１表面上に、チタンター
ゲット６に励起されたアルゴン７を照射して、酸素雰囲
気８中にてＴｉ−Ｏ及びＴｉを供給する。
【００２５】すると図２(ｂ)に示すように、このスパッ
タリングによる成膜法でも、シリコン基板１とチタン酸
化物膜５の界面にはＳｉＯ２を主成分とする界面反応層
４が厚さ約２ｎｍできてしまうことがわかった。
タリングによる成膜法でも、シリコン基板１とチタン酸
化物膜５の界面にはＳｉＯ２を主成分とする界面反応層
４が厚さ約２ｎｍできてしまうことがわかった。
【００２６】これらの従来の成膜法に共通しているの
は、シリコン基板１上にチタン酸化物が形成される初期
の段階に、シリコン表面が多量の酸素に晒されているこ
とである。このことは、化学的に活性なシリコン基板１
の表面にチタンよりも酸素を多量に供給してしまうこと
であり、低誘電率なＳｉＯ２を主とする界面反応層４を
厚さ２ｎｍ以上成膜してしまう原因となる。従来は、チ
タン酸化物のバルク特性を高めるために成膜時に酸素ガ
スの供給量を過剰する傾向があった。これは一般にチタ
ン酸化物は酸素原子が抜けやすいためで、酸素ガスの供
給を過剰にしなければ組成比がストイキオメトリになら
ないためである。
は、シリコン基板１上にチタン酸化物が形成される初期
の段階に、シリコン表面が多量の酸素に晒されているこ
とである。このことは、化学的に活性なシリコン基板１
の表面にチタンよりも酸素を多量に供給してしまうこと
であり、低誘電率なＳｉＯ２を主とする界面反応層４を
厚さ２ｎｍ以上成膜してしまう原因となる。従来は、チ
タン酸化物のバルク特性を高めるために成膜時に酸素ガ
スの供給量を過剰する傾向があった。これは一般にチタ
ン酸化物は酸素原子が抜けやすいためで、酸素ガスの供
給を過剰にしなければ組成比がストイキオメトリになら
ないためである。
【００２７】しかしながらこのとき生じる界面反応層
は、少なくとも厚さが２ｎｍとなり、さらにＳｉＯ２を
主成分とすることから比誘電率は４程度と低くなり絶縁
膜容量が低下してしまう。
は、少なくとも厚さが２ｎｍとなり、さらにＳｉＯ２を
主成分とすることから比誘電率は４程度と低くなり絶縁
膜容量が低下してしまう。
【００２８】本発明者らは以上の考察より、最初に酸素
ガスの供給量を少なくし或いは全く供給せず、ターゲッ
トとしてチタン酸化膜を用いてチタン酸化膜からなるバ
ッファ層をシリコン基板上に形成する。そしてこのバッ
ファ層上に改めて酸素ガスを十分供給する雰囲気中に
て、チタン酸化物をターゲットとしてスパッタリングに
よりチタン酸化物からなるゲート絶縁膜を形成する。こ
うすることでＳｉＯ２を主とする界面反応層の形成を防
げることを見出した。
ガスの供給量を少なくし或いは全く供給せず、ターゲッ
トとしてチタン酸化膜を用いてチタン酸化膜からなるバ
ッファ層をシリコン基板上に形成する。そしてこのバッ
ファ層上に改めて酸素ガスを十分供給する雰囲気中に
て、チタン酸化物をターゲットとしてスパッタリングに
よりチタン酸化物からなるゲート絶縁膜を形成する。こ
うすることでＳｉＯ２を主とする界面反応層の形成を防
げることを見出した。
【００２９】図３に、本発明のチタン酸化膜からなるゲ
ート絶縁膜の成膜方法を説明する概念図を示す。
ート絶縁膜の成膜方法を説明する概念図を示す。
【００３０】先ず、図３（ａ）に示すように、予め自然
酸化膜が除去されたシリコン基板１を用意する。このシ
リコン基板１の表面上に、チタン酸化物からなるターゲ
ット９に活性化されたアルゴン７を照射しスパッタリン
グする。こうすることでシリコン基板１上にＴｉ−Ｏや
Ｔｉが供給される。このときの酸素供給量は極力少なく
するか或いは供給を全くしないようにする。しかしなが
らターゲットをチタン酸化物としたので、このチタン酸
化物から酸素８が蒸発しシリコン基板１の表面に供給さ
れる。
酸化膜が除去されたシリコン基板１を用意する。このシ
リコン基板１の表面上に、チタン酸化物からなるターゲ
ット９に活性化されたアルゴン７を照射しスパッタリン
グする。こうすることでシリコン基板１上にＴｉ−Ｏや
Ｔｉが供給される。このときの酸素供給量は極力少なく
するか或いは供給を全くしないようにする。しかしなが
らターゲットをチタン酸化物としたので、このチタン酸
化物から酸素８が蒸発しシリコン基板１の表面に供給さ
れる。
【００３１】こうして図３（ｂ）に示すように、シリコ
ン基板１上にチタン及びシリコンを含む酸化物からなる
バッファ層１０が形成される。この反応はチタン酸化物
の成膜とシリコン基板１表面の酸化が同時に進行する形
となり、バッファ層１０にはチタン及びシリコンと酸素
が混在することになる。
ン基板１上にチタン及びシリコンを含む酸化物からなる
バッファ層１０が形成される。この反応はチタン酸化物
の成膜とシリコン基板１表面の酸化が同時に進行する形
となり、バッファ層１０にはチタン及びシリコンと酸素
が混在することになる。
【００３２】次に、図３（ｃ）に示すように、酸素ガス
８を十分に供給し、チタン酸化物ターゲット９に励起し
たアルゴン７を照射し、バッファ層１０上にＴｉ−Ｏ及
びＴｉを供給する。このときの反応は酸素ガス８が十分
に供給されているので、チタン原子と酸素原子はストイ
キオメトリに近く非常に電気的特性の優れたチタン酸化
物を形成できる。図３（ｄ）は、これによりチタン酸化
物からなるゲート絶縁膜１１がバッファ層１０上に形成
された図である。
８を十分に供給し、チタン酸化物ターゲット９に励起し
たアルゴン７を照射し、バッファ層１０上にＴｉ−Ｏ及
びＴｉを供給する。このときの反応は酸素ガス８が十分
に供給されているので、チタン原子と酸素原子はストイ
キオメトリに近く非常に電気的特性の優れたチタン酸化
物を形成できる。図３（ｄ）は、これによりチタン酸化
物からなるゲート絶縁膜１１がバッファ層１０上に形成
された図である。
【００３３】このようにバッファ層を形成するときのプ
ロセスを酸素の供給を少ないかゼロにし、ゲート絶縁膜
を形成するときのプロセスを十分な酸素供給の条件で行
う２段階プロセスとすることで、バルク特性に優れたチ
タン酸化物と比誘電率が高いチタン及びシリコンを含む
酸化物からなるバッファ層を実現できる。
ロセスを酸素の供給を少ないかゼロにし、ゲート絶縁膜
を形成するときのプロセスを十分な酸素供給の条件で行
う２段階プロセスとすることで、バルク特性に優れたチ
タン酸化物と比誘電率が高いチタン及びシリコンを含む
酸化物からなるバッファ層を実現できる。
【００３４】図４は、バッファ層の組成分析結果を示す
図である。
図である。
【００３５】図４に示すように、バッファ層にはチタン
原子、シリコン原子及び酸素原子が含まれることが分か
る。上述したようにチタンを含有していることでこのバ
ッファ層はＳｉＯ２よりも誘電率が高くなる。
原子、シリコン原子及び酸素原子が含まれることが分か
る。上述したようにチタンを含有していることでこのバ
ッファ層はＳｉＯ２よりも誘電率が高くなる。
【００３６】次に、図５にバッファ層の比誘電率を縦
軸、バッファ層中のチタンの原子濃度を横軸にとったグ
ラフを示す。
軸、バッファ層中のチタンの原子濃度を横軸にとったグ
ラフを示す。
【００３７】図５から分かるように、ＴｉＳｉｘＯｙ膜
中のチタンの原子濃度が高くなるとＴｉＳｉｘＯｙ膜の
誘電率は高くなる。しかしチタン原子の含有量が高くな
りすぎると、チタンがＴｉＯ２とＳｉＯ２とに相分離
し、チタン酸化物の結晶化、それに伴うリーク電流が増
大する問題がある。またＳｉＯ２が相分離することによ
り比誘電率が低下する問題もある。このＴｉＯ２とＳｉ
Ｏ２との相分離はチタンの原子濃度が８％を越える辺り
から顕在化することが分かった。そこで本発明ではチタ
ン及びシリコンを含む酸化物からなるバッファ層のう
ち、チタンの原子濃度を８％以下と規定した。
中のチタンの原子濃度が高くなるとＴｉＳｉｘＯｙ膜の
誘電率は高くなる。しかしチタン原子の含有量が高くな
りすぎると、チタンがＴｉＯ２とＳｉＯ２とに相分離
し、チタン酸化物の結晶化、それに伴うリーク電流が増
大する問題がある。またＳｉＯ２が相分離することによ
り比誘電率が低下する問題もある。このＴｉＯ２とＳｉ
Ｏ２との相分離はチタンの原子濃度が８％を越える辺り
から顕在化することが分かった。そこで本発明ではチタ
ン及びシリコンを含む酸化物からなるバッファ層のう
ち、チタンの原子濃度を８％以下と規定した。
【００３８】また、図５から分かるように、チタンの原
子濃度が低すぎると比誘電率が下がり、チタンの原子濃
度が１％よりも低いと比誘電率が５よりも低くなる。こ
のことはバッファ層の膜厚を例えば膜厚２ｎｍとする
と、ＳｉＯ２換算膜厚が１．６ｎｍとなり、０．１μｍ
世代のスペックであるＳｉＯ２換算膜厚が１．５ｎｍを
満たすことができない。そこで本発明ではチタンの原子
濃度を１％以上と規定した。このときのバッファ層の膜
厚は２ｎｍ以下としなければならない。本発明の方法で
は、バッファ層をスパッタ法により形成しているので膜
厚の制御は容易にできる。本発明者らの実験では、バッ
ファ層の膜厚を１．５ｎｍ以下にすることも可能となっ
ている。バッファ層の膜厚としては、次のチタン酸化物
成膜時にＳｉＯ２界面層が発生しない程度であればよく
０．５ｎｍ以上であれば良い。ただし０．１ｎｍ以下の
ＳｉＯ２であればＳｉＯ２換算膜厚としても十分に薄い
ので界面層として生じても問題ない。
子濃度が低すぎると比誘電率が下がり、チタンの原子濃
度が１％よりも低いと比誘電率が５よりも低くなる。こ
のことはバッファ層の膜厚を例えば膜厚２ｎｍとする
と、ＳｉＯ２換算膜厚が１．６ｎｍとなり、０．１μｍ
世代のスペックであるＳｉＯ２換算膜厚が１．５ｎｍを
満たすことができない。そこで本発明ではチタンの原子
濃度を１％以上と規定した。このときのバッファ層の膜
厚は２ｎｍ以下としなければならない。本発明の方法で
は、バッファ層をスパッタ法により形成しているので膜
厚の制御は容易にできる。本発明者らの実験では、バッ
ファ層の膜厚を１．５ｎｍ以下にすることも可能となっ
ている。バッファ層の膜厚としては、次のチタン酸化物
成膜時にＳｉＯ２界面層が発生しない程度であればよく
０．５ｎｍ以上であれば良い。ただし０．１ｎｍ以下の
ＳｉＯ２であればＳｉＯ２換算膜厚としても十分に薄い
ので界面層として生じても問題ない。
【００３９】またこれらの考察よりＴｉＳｉｘＯｙから
なるバッファ層は、チタン原子の原子濃度が２％以上４
％以下であることが好ましい。本発明に係るバッファ層
は微視的に見るとＴｉＯ２とＳｉＯ２の混合物となって
いることが好ましい。また、バッファ層において、シリ
コンは原子濃度で２０％以上４０％以下、より好ましく
は２５％以上３５％以下である。また酸素の原子濃度は
６５％以上７０％以下であることがシリコン基板とバッ
ファ層の界面特性と絶縁膜容量の向上を両立させるため
には好ましい。
なるバッファ層は、チタン原子の原子濃度が２％以上４
％以下であることが好ましい。本発明に係るバッファ層
は微視的に見るとＴｉＯ２とＳｉＯ２の混合物となって
いることが好ましい。また、バッファ層において、シリ
コンは原子濃度で２０％以上４０％以下、より好ましく
は２５％以上３５％以下である。また酸素の原子濃度は
６５％以上７０％以下であることがシリコン基板とバッ
ファ層の界面特性と絶縁膜容量の向上を両立させるため
には好ましい。
【００４０】また、バッファ層に例えば１×１０２０／
ｃｍ３以下程度の窒素原子が混在しても差し支えない。
ｃｍ３以下程度の窒素原子が混在しても差し支えない。
【００４１】本発明では、バッファ層の形成時にチタン
酸化物成膜初期に酸素流量を抑制することは、バッファ
層の膜厚を２ｎｍ以下にする効果もある。具体的には酸
素を完全に排除することでバッファ層を１．５ｎｍ以下
にまで薄くできる。
酸化物成膜初期に酸素流量を抑制することは、バッファ
層の膜厚を２ｎｍ以下にする効果もある。具体的には酸
素を完全に排除することでバッファ層を１．５ｎｍ以下
にまで薄くできる。
【００４２】本発明では、バッファ層を形成するときの
酸素の供給量を０ｓｃｃｍ以上、２ｓｃｃｍ以下としＴ
ｉとＯの比がストイキオメトリ（ＴｉＯ２）になるより
も十分に低くなるようにしている。ここでバッファ層の
厚さやチタン原子の原子濃度、比誘電率はこの酸素供給
量によって大きく影響を受ける。比誘電率を高くしてバ
ッファ層の絶縁膜容量を高くするためには、酸素は完全
に除去することが好ましい。一方チタンの原子濃度が高
くなると若干のリーク電流が流れるため、リーク電流の
低さを優先させるためには、若干の酸素を流すことが良
い。
酸素の供給量を０ｓｃｃｍ以上、２ｓｃｃｍ以下としＴ
ｉとＯの比がストイキオメトリ（ＴｉＯ２）になるより
も十分に低くなるようにしている。ここでバッファ層の
厚さやチタン原子の原子濃度、比誘電率はこの酸素供給
量によって大きく影響を受ける。比誘電率を高くしてバ
ッファ層の絶縁膜容量を高くするためには、酸素は完全
に除去することが好ましい。一方チタンの原子濃度が高
くなると若干のリーク電流が流れるため、リーク電流の
低さを優先させるためには、若干の酸素を流すことが良
い。
【００４３】以上詳述したような方法によって、バッフ
ァ層をシリコン基板上に形成したあと、チタン酸化物の
バルク特性を高めるのに最適な、酸素大量に供給しなが
らスパッタする方法を用いると良いてゲート絶縁膜を形
成すればよい。
ァ層をシリコン基板上に形成したあと、チタン酸化物の
バルク特性を高めるのに最適な、酸素大量に供給しなが
らスパッタする方法を用いると良いてゲート絶縁膜を形
成すればよい。
【００４４】図６に、シリコン基板上に、ＴｉＳｉｘＯ
ｙからなるバッファ層、このバッファ層上に形成された
チタン酸化物膜を示す。
ｙからなるバッファ層、このバッファ層上に形成された
チタン酸化物膜を示す。
【００４５】図６に示すように、バッファ層のチタンの
原子濃度が２％以上８％以下、好ましくは４％以下、膜
厚が２ｎｍ以下となれば理想的な界面特性を得ることが
できる。
原子濃度が２％以上８％以下、好ましくは４％以下、膜
厚が２ｎｍ以下となれば理想的な界面特性を得ることが
できる。
【００４６】図８は、上述した本発明の方法を用いてゲ
ート絶縁膜を形成した電界効果トランジスタの断面図で
ある。
ート絶縁膜を形成した電界効果トランジスタの断面図で
ある。
【００４７】図７に示すように、この電界効果トランジ
スタは、シリコン基板１と、シリコン基板１上に形成さ
れバッファ層４と、バッファ層４上に形成された多結晶
シリコン等からなるゲート絶縁膜５と、ゲート絶縁膜上
に形成されたゲート電極１２とを具備している。
スタは、シリコン基板１と、シリコン基板１上に形成さ
れバッファ層４と、バッファ層４上に形成された多結晶
シリコン等からなるゲート絶縁膜５と、ゲート絶縁膜上
に形成されたゲート電極１２とを具備している。
【００４８】バッファ層４は、チタン及びシリコンを含
む酸化物から構成され、チタンの原子濃度が１％以上８
％以下、膜厚が２ｎｍ以下となるように形成されてい
る。ゲート絶縁膜５は、チタン酸化膜で構成されてい
る。
む酸化物から構成され、チタンの原子濃度が１％以上８
％以下、膜厚が２ｎｍ以下となるように形成されてい
る。ゲート絶縁膜５は、チタン酸化膜で構成されてい
る。
【００４９】バッファ層４／ゲート絶縁膜５／ゲート電
極１２の積層構造の側壁には、シリコン酸化物或いはシ
リコン窒化物等からなるゲート側壁１５が形成されてい
る。シリコン基板１中のゲート絶縁膜５下の位置には、
チャネル領域が形成されている。このチャネル領域を挟
む位置には高濃度に不純物を拡散した深い拡散領域１３
及び浅い拡散領域１４が形成され、ソース領域／ドレイ
ン領域を構成している。符号１７は素子分離領域であ
る。また、符号１８は、深い拡散領域１３上に形成され
たサリサイド、符号１９は、ゲート電極１２上に形成さ
れたサリサイドである。
極１２の積層構造の側壁には、シリコン酸化物或いはシ
リコン窒化物等からなるゲート側壁１５が形成されてい
る。シリコン基板１中のゲート絶縁膜５下の位置には、
チャネル領域が形成されている。このチャネル領域を挟
む位置には高濃度に不純物を拡散した深い拡散領域１３
及び浅い拡散領域１４が形成され、ソース領域／ドレイ
ン領域を構成している。符号１７は素子分離領域であ
る。また、符号１８は、深い拡散領域１３上に形成され
たサリサイド、符号１９は、ゲート電極１２上に形成さ
れたサリサイドである。
【００５０】次に、図８を参照して、図７に示す電界効
果トランジスタの製造方法について説明する。
果トランジスタの製造方法について説明する。
【００５１】先ず、図８（ａ）に示すように、シリコン
基板１上の所定の位置に、通常の工程によりシリコン酸
化物等からなる素子分離領域１７を形成する。次に、シ
リコン基板１上の自然酸化膜を希ＨＦ溶液処理により剥
離し、シリコン表面を水素終端する。この工程は、Ｓｉ
表面に余分な酸化膜を形成させないために極めて重要で
ある。
基板１上の所定の位置に、通常の工程によりシリコン酸
化物等からなる素子分離領域１７を形成する。次に、シ
リコン基板１上の自然酸化膜を希ＨＦ溶液処理により剥
離し、シリコン表面を水素終端する。この工程は、Ｓｉ
表面に余分な酸化膜を形成させないために極めて重要で
ある。
【００５２】次に、図８（ｂ）に示すように、シリコン
基板１上に、チタン原子、シリコン原子及び酸素原子か
ら構成されるバッファ層１７を形成する。この工程は、
図３（ａ）（ｂ）で説明したスパッタ法を用いた。
基板１上に、チタン原子、シリコン原子及び酸素原子か
ら構成されるバッファ層１７を形成する。この工程は、
図３（ａ）（ｂ）で説明したスパッタ法を用いた。
【００５３】具体的には、ＴｉＯ２をターゲットとして
用い、ＲＦスパッタリングにより励起したアルゴンをタ
ーゲットに照射して堆積した。この時のガス流量条件
は、Ａｒガスを２０ｓｃｃｍとし、酸素流量を０ｓｃｃ
ｍから１．２ｓｃｃｍまでの範囲で違う条件でバッファ
層を形成した。この工程により、膜厚１．３ｎｍ（酸素
が０ｓｃｃｍの条件）〜１．８ｎｍ（酸素が１．２ｓｃ
ｃｍの条件）のバッファ層を形成した。当然のことなが
ら、素子分離領域１７上にはＴｉＯｘ（ｘ＜２）が堆積
する。
用い、ＲＦスパッタリングにより励起したアルゴンをタ
ーゲットに照射して堆積した。この時のガス流量条件
は、Ａｒガスを２０ｓｃｃｍとし、酸素流量を０ｓｃｃ
ｍから１．２ｓｃｃｍまでの範囲で違う条件でバッファ
層を形成した。この工程により、膜厚１．３ｎｍ（酸素
が０ｓｃｃｍの条件）〜１．８ｎｍ（酸素が１．２ｓｃ
ｃｍの条件）のバッファ層を形成した。当然のことなが
ら、素子分離領域１７上にはＴｉＯｘ（ｘ＜２）が堆積
する。
【００５４】次に、図８（ｃ）に示すように、全面に高
誘電率なチタン酸化物膜７を堆積する。この工程は、図
３（ｃ）（ｄ）で説明したスパッタ法を用いた。
誘電率なチタン酸化物膜７を堆積する。この工程は、図
３（ｃ）（ｄ）で説明したスパッタ法を用いた。
【００５５】具体的には、ＴｉＯ２をターゲットとして
用い、ＲＦスパッタリングにより励起したアルゴンをタ
ーゲットに照射し堆積した。この時のガス流量条件は、
Ａｒガスを１０ｓｃｃｍとし、酸素ガスを１０ｓｃｃｍ
とした。これは組成比がストイキオメトリに近く非常に
電気的特性の優れたチタン酸化物を堆積するための条件
である。このときのチタン酸化物４の膜厚は、リーク電
流のことを考慮して１ｎｍ以上であることが好ましい。
用い、ＲＦスパッタリングにより励起したアルゴンをタ
ーゲットに照射し堆積した。この時のガス流量条件は、
Ａｒガスを１０ｓｃｃｍとし、酸素ガスを１０ｓｃｃｍ
とした。これは組成比がストイキオメトリに近く非常に
電気的特性の優れたチタン酸化物を堆積するための条件
である。このときのチタン酸化物４の膜厚は、リーク電
流のことを考慮して１ｎｍ以上であることが好ましい。
【００５６】これらのスパッタ工程は、同じ装置内で、
ガス流量条件だけを変更して連続して行った。こうする
ことで真空が破られることはなく、厳密に管理されたガ
ス雰囲気中において、バッファ層４及びゲート絶縁膜７
を形成できる。このことは絶縁膜に対する汚染（炭素、
酸素、窒素など）を排除して絶縁膜の特性を向上させる
うえで大変重要である。
ガス流量条件だけを変更して連続して行った。こうする
ことで真空が破られることはなく、厳密に管理されたガ
ス雰囲気中において、バッファ層４及びゲート絶縁膜７
を形成できる。このことは絶縁膜に対する汚染（炭素、
酸素、窒素など）を排除して絶縁膜の特性を向上させる
うえで大変重要である。
【００５７】次に、図８（ｄ）に示すように、通常の工
程によりＴｉＮ、ポリシリコンなどのゲート電極材料を
堆積し、エッチングによって加工しゲート電極１２を形
成する。次に、ゲート電極１２をマスクとし、不純物を
イオン注入することによって浅い拡散領域１４を形成す
る。次に、全体に酸化シリコン或いは窒化シリコンを堆
積し異方性エッチングすることによって、バッファ層４
／ゲート絶縁膜５／ゲート電極１２の側面にゲート側壁
５を形成する。次に、ゲート電極１２及びゲート側壁１
５をマスクとし、不純物をイオン注入することによって
深い拡散領域１３を形成する。このときの不純物の加速
電圧は浅い拡散領域１４よりも高くすれば良い。これら
の不純物注入は、ゲート電極１２中にも同時に行われ
る。次に、浅い拡散領域１４及び深い拡散領域１３及び
ゲート電極１２に注入した不純物イオンを活性化のため
の熱処理を行う。
程によりＴｉＮ、ポリシリコンなどのゲート電極材料を
堆積し、エッチングによって加工しゲート電極１２を形
成する。次に、ゲート電極１２をマスクとし、不純物を
イオン注入することによって浅い拡散領域１４を形成す
る。次に、全体に酸化シリコン或いは窒化シリコンを堆
積し異方性エッチングすることによって、バッファ層４
／ゲート絶縁膜５／ゲート電極１２の側面にゲート側壁
５を形成する。次に、ゲート電極１２及びゲート側壁１
５をマスクとし、不純物をイオン注入することによって
深い拡散領域１３を形成する。このときの不純物の加速
電圧は浅い拡散領域１４よりも高くすれば良い。これら
の不純物注入は、ゲート電極１２中にも同時に行われ
る。次に、浅い拡散領域１４及び深い拡散領域１３及び
ゲート電極１２に注入した不純物イオンを活性化のため
の熱処理を行う。
【００５８】この熱処理温度は、ゲート電極１２に用い
る材料に依存して若干変化し、典型的には９００℃〜１
０５０℃程度の熱処理が必要である。この条件で熱処理
した場合のシリコン基板１／ＴｉＳｉＯバッファ層４／
チタン酸化物ゲート絶縁膜５ゲート電極１２の積層構造
の断面図を図９に示す。図９（ａ）は、熱処理前、図９
（ｂ）は熱処理後を示す。
る材料に依存して若干変化し、典型的には９００℃〜１
０５０℃程度の熱処理が必要である。この条件で熱処理
した場合のシリコン基板１／ＴｉＳｉＯバッファ層４／
チタン酸化物ゲート絶縁膜５ゲート電極１２の積層構造
の断面図を図９に示す。図９（ａ）は、熱処理前、図９
（ｂ）は熱処理後を示す。
【００５９】チタン酸化物膜５は平坦性を保っていて、
Ｔｉ−Ｓｉ−Ｏバッファ層４は（ａ）熱処理前と、
（ｂ）熱処理後とほとんど膜厚が変化しない。つまりチ
タン酸化膜５における凝集の問題は無く、バッファ層４
の再成長による容量低下の問題もほぼ無視できる。
Ｔｉ−Ｓｉ−Ｏバッファ層４は（ａ）熱処理前と、
（ｂ）熱処理後とほとんど膜厚が変化しない。つまりチ
タン酸化膜５における凝集の問題は無く、バッファ層４
の再成長による容量低下の問題もほぼ無視できる。
【００６０】このように、本発明の積層絶縁膜構造は従
来のＣＭＯＳ工程に十分対応できる耐熱性を有してい
る。
来のＣＭＯＳ工程に十分対応できる耐熱性を有してい
る。
【００６１】次に、Ｃｏを蒸着して熱処理することによ
って、図７に示すように深い拡散領域１３上にサリサイ
ド１８、ゲート電極１２上にサリサイド１９を形成する
ことによって、前述した電界効果トランジスタを形成で
きる。
って、図７に示すように深い拡散領域１３上にサリサイ
ド１８、ゲート電極１２上にサリサイド１９を形成する
ことによって、前述した電界効果トランジスタを形成で
きる。
【００６２】図１０は、このようにして作成した（ａ）
電界効果トランジスタ及び酸化シリコンをゲート絶縁膜
として用いた電界効果トランジスタのゲート電圧とソー
スドレイン電流の電気的特性を示した図である。
電界効果トランジスタ及び酸化シリコンをゲート絶縁膜
として用いた電界効果トランジスタのゲート電圧とソー
スドレイン電流の電気的特性を示した図である。
【００６３】本発明の電界効果トランジスタの特性
（ａ）は、界面特性の指標であるＳファクタ（ドレイン
電流の１桁変化に対するゲート電圧の変化量）が、シリ
コン酸化膜をゲート絶縁膜として用いた電界効果トラン
ジスタの特性（ｂ）とほぼ同程度であり、高品質な界面
特性を示していることが分かる。
（ａ）は、界面特性の指標であるＳファクタ（ドレイン
電流の１桁変化に対するゲート電圧の変化量）が、シリ
コン酸化膜をゲート絶縁膜として用いた電界効果トラン
ジスタの特性（ｂ）とほぼ同程度であり、高品質な界面
特性を示していることが分かる。
【００６４】
【発明の効果】以上詳述したように本発明によれば、高
品質な界面特性を実現し、かつＳｉＯ ２換算で１．５ｎ
ｍ以下の性能を有する高い絶縁膜容量の実現及びトンネ
ル電流の抑制とを両立する半導体装置を提供することが
できる。
品質な界面特性を実現し、かつＳｉＯ ２換算で１．５ｎ
ｍ以下の性能を有する高い絶縁膜容量の実現及びトンネ
ル電流の抑制とを両立する半導体装置を提供することが
できる。
【００６５】また、本発明は、このようなゲート絶縁膜
をシリコン基板上に形成することができる半導体装置の
製造方法を提供することができる。
をシリコン基板上に形成することができる半導体装置の
製造方法を提供することができる。
【図１】 ＣＶＤによりシリコン基板上にチタン酸化物
膜を堆積する工程を示す図。
膜を堆積する工程を示す図。
【図２】 反応性スパッタによりシリコン基板上にチタ
ン酸化物膜を堆積する工程を示す図。
ン酸化物膜を堆積する工程を示す図。
【図３】 本発明に係る方法によりシリコン基板上にバ
ッファ層及びチタン酸化物膜をこの順に堆積する工程を
示す図。
ッファ層及びチタン酸化物膜をこの順に堆積する工程を
示す図。
【図４】 本発明に係る方法により堆積したバッファ層
の元素分析結果を示す図。
の元素分析結果を示す図。
【図５】 本発明に係る方法により堆積したバッファ膜
の比誘電率とＴｉ原子の原子濃度の関係を示す実験結果
を示す図。
の比誘電率とＴｉ原子の原子濃度の関係を示す実験結果
を示す図。
【図６】 本発明に係る方法により堆積したシリコン基
板／ＴｉＳｉＯバッファ層／チタン酸化物膜の断面図。
板／ＴｉＳｉＯバッファ層／チタン酸化物膜の断面図。
【図７】 本発明に係る電界効果トランジスタの断面
図。
図。
【図８】 本発明に係る電界効果トランジスタの製造工
程を説明するための図であり、図８（ａ）（ｂ）（ｃ）
（ｄ）は各工程における断面図。
程を説明するための図であり、図８（ａ）（ｂ）（ｃ）
（ｄ）は各工程における断面図。
【図９】 本発明のシリコン基板／バッファ層／チタン
酸化膜ゲート絶縁膜／ゲート電極における積層構造の熱
処理前後の断面図であり、図９（ａ）は熱処理前、図９
（ｂ）は熱処理後のもの。
酸化膜ゲート絶縁膜／ゲート電極における積層構造の熱
処理前後の断面図であり、図９（ａ）は熱処理前、図９
（ｂ）は熱処理後のもの。
【図１０】 本発明に係る電界効果トランジスタ及びシ
リコン酸化物をゲート絶縁膜に用いた電界効果トランジ
スタの電圧電流特性図。
リコン酸化物をゲート絶縁膜に用いた電界効果トランジ
スタの電圧電流特性図。
１・・・シリコン基板 ２・・・チタン原料 ３・・・酸素原料 ４・・・ＳｉＯ２を主とする界面反応層 ５・・・チタン酸化膜 ６・・・チタンターゲット ７・・・アルゴン ８・・・酸素 ９・・・チタン酸化物ターゲット １０・・・バッファ層 １１・・・チタン酸化物膜 １２・・・ゲート電極 １３・・・深い拡散領域 １４・・・浅い拡散領域 １５・・・ゲート側壁 １６・・・ＴｉＯ２ １７・・・素子分離領域 １８・・・サリサイド １９・・・サリサイド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K029 AA06 BA46 BA48 BB02 BD01 CA05 DC05 EA01 EA04 5F040 DA00 DA02 DB03 EC04 EC07 EC13 ED01 ED03 FA05 FA07 FB04 FC19 5F058 BA20 BC04 BF12 BF14 BJ01
Claims (3)
- 【請求項１】シリコン基板と、 前記シリコン基板上に形成されたチタン及びシリコンを
含む酸化物からなるバッファ層と、 前記バッファ層上に形成されたチタン酸化物からなるゲ
ート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記シリコン基板中の前記ゲート絶縁膜下に形成された
チャネル領域と、 前記シリコン基板中に離間して形成され、それらの間に
前記チャネル領域を位置するようにして設けられたソー
ス領域及びドレイン領域とを具備し、 前記バッファ層は、膜厚２ｎｍ以下、チタンの原子濃度
が１％以上８％以下であることを特徴とする半導体装
置。 - 【請求項２】前記バッファ層と前記シリコン基板との間
に、膜厚１ｎｍ以下のＳｉＯ２層が形成されていること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】シリコン基板表面に形成された酸化膜を剥
離する工程と、 チタン酸化物をターゲットとし、酸素流量が０ｓｃｃｍ
以上１．２ｓｃｃｍ以下の条件で、スパッタリングする
ことにより、前記シリコン基板上に、チタン及びシリコ
ンを含む酸化物からなり、膜厚２ｎｍ以下、チタンの原
子濃度が１％以上８％以下であるバッファ層を形成する
工程と、 チタン酸化物をターゲットとし、酸素流量が１０ｓｃｃ
ｍ以上の条件で、スパッタリングすることにより、前記
バッファ層上に、チタン酸化物からなるゲート絶縁膜を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383878A JP3563032B2 (ja) | 2000-12-18 | 2000-12-18 | 半導体装置及びその製造方法 |
| US09/911,397 US6602753B2 (en) | 2000-07-26 | 2001-07-25 | Semiconductor device having a gate insulating film comprising a metal oxide and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383878A JP3563032B2 (ja) | 2000-12-18 | 2000-12-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184978A true JP2002184978A (ja) | 2002-06-28 |
| JP3563032B2 JP3563032B2 (ja) | 2004-09-08 |
Family
ID=18851450
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000383878A Expired - Fee Related JP3563032B2 (ja) | 2000-07-26 | 2000-12-18 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP3563032B2 (ja) |
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| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
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-
2000
- 2000-12-18 JP JP2000383878A patent/JP3563032B2/ja not_active Expired - Fee Related
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