KR100241510B1 - 반도체 소자의 살리사이드 게이트 형성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 살리사이드 게이트 형성 방법에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

Ti 실리사이드를 이용한 살리사이드 게이트 형성 방법에서 불균일하게 형성된 Ti 실리사이드로 인한 결함 또는 필드 산화막에서의 누설 전류 등의 문제를 해결하고자 함.

3. 발명의 해결 방법의 요지

Ti 단일층 구조를 금속/금속 질화막의 다층 적층 구조로 형성시켜 실리사이드를 균일하게 형성함.

Description

반도체 소자의 살리사이드 게이트 형성 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 살리사이드(salicide) 게이트 형성 방법에 관한 것이다.

1G DRAM 또는 로직(logic) 및 머지드 메모리 로직(Merged Memory Logic; MML) 소자 등의 게이트 특성을 향상시키기 위해 살리사이드 게이트 공정이 적용 또는 연구중이다. 이러한 살리사이드 게이트 공정에서 요구되는 사항은 실리사이드(silicide) 형성에 따른 충분히 낮은 면저항, 균일하고 얇은 실리사이드 형성에 따른 양호한 누설 전류 특성 등이다.

종래의 살리사이드 게이트 형성 방법의 문제점을 도 1(a) 내지 도 1(c)를 이용하여 설명하면 다음과 같다.

도 1(a)에 도시된 바와 같이 실리콘 기판(11)의 선택된 영역에 필드 산화막(12)을 성장시킨 후 실리콘 기판(11) 상부의 선택된 영역에 게이트 산화막(13)을 형성한다. 게이트 산화막(13) 상부에 폴리실리콘층(14)을 형성한다. 실리콘 기판(11)의 선택된 영역 n+ 이온을 주입하여 n+ 이온 주입 영역(15)을 형성한다. 그리고 전체 구조 상부에 Ti를 증착하여 Ti층(16)을 형성한다.

도 1(b)는 Ti층(16)이 형성된 전체 구조를 600℃ 이하의 온도에서 일단계 급속 열처리 공정을 실시하여 제 1 Ti 실리사이드(17)를 형성한 단면도로서, 제 1 Ti 실리사이드(17)는 Ti와 Si의 반응에 의해 생성되므로 폴리실리콘층(14)과 n+ 이온 주입 영역(15)의 내부로 형성된다. 이렇게 형성된 제 1 Ti 실리사이드(17)는 불균일하게 형성되거나 뭉침 현상(agglomerate)이 발생되게 된다.

도 1(c)는 반응되지 않은 Ti층(16)을 제거한 후 800℃ 이하의 온도에서 이단계 급속 열처리 공정을 실시하여 제 2 Ti 실리사이드(18)를 형성한 단면도로서, 제 1 Ti 실리사이드(17)보다 Si 내부로 깊게 형성된다.

상술한 바와 같이 종래의 Ti 실리사이드를 이용한 살리사이드 게이트 형성 방법에서 가장 문제가 되는 것은 도시된 바와 같은 불균일하면서 뭉침 현상(agglomerate)을 보이는 Ti 실리사이드의 형성이다. 이렇게 불균일하게 형성된 실리사이드는 결함 또는 필드 산화막에서의 누설 전류 등의 문제를 야기한다. 또한, 접합 두께가 0.1㎛ 이하로 얇아지면 불균일한 실리사이드로 인해 접합층 자체에서의 누설 문제도 심각해진다.

따라서, 본 발명은 균일하고 얇으며 낮은 면저항의 Ti 실리사이드 형성 방법을 제공하여 상술한 문제를 해결하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 실리콘 기판의 선택된 영역에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 폴리실리콘층을 형성하는 단계와, 상기 실리콘 기판 상부의 선택된 영역에 n+ 이온 주입 영역을 형성하는 단계와, 전체 구조 상부에 금속/금속 질화막층을 다층으로 적층하는 단계와, 전체 구조에 제 1 급속 열처리 공정을 실시하여 제 1 금속 실리사이드를 형성하는 단계와, 상기 금속/금속 질화막층의 적층 구조중 반응되지 않은 부분을 제거한 후 제 2 급속 열처리 공정을 실시하여 제 2 금속 실리사이드를 형성하는 단계로 이루어진 것을 특징으로 한다.

도 1(a) 내지 도 1(c)는 종래의 살리사이드 게이트 형성 방법의 문제점을 설명하기 위해 순서적으로 도시한 소자의 단면도.

도 2(a) 내지 도 2(c)는 본 발명에 따른 살리사이드 게이트 형성 방법의 일 실시 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.

* 도면의 주요 부분에 대한 부호 설명

11, 21 : 실리콘 기판 12, 22 : 필드 산화막

13, 23 : 게이트 산화막 14, 24 : 폴리실리콘층

15, 25 : n+ 이온 주입 영역 16 : Ti층

17, 30 : 제 1 Ti 실리사이드 18, 31 : 제 2 Ti 실리사이드

26 : 제 1 Ti층 27 : 제 1 TiN층

28 : 제 1 Ti층 29 : 제 1 TiN층

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 살리사이드 게이트 형성 방법의 일 실시 예를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.

도 2(a)에 도시된 바와 같이 실리콘 기판(21)의 선택된 영역에 필드 산화막(22)을 성장시킨 후 실리콘 기판(21) 상부의 선택된 영역에 게이트 산화막(23)을 형성하고 게이트 산화막(23) 상부에 폴리실리콘층(24)을 형성한다. 실리콘 기판(21)의 선택된 영역에 n+ 이온을 주입하여 n+ 이온 주입 영역(25)을 형성한다. 그리고 전체 구조 상부에 제 1 Ti층(26), 제 1 TiN층(27), 제 2 Ti층(28) 및 제 2 TiN층(29)을 순차적으로 형성한다. 도면에서는 Ti/TiN의 2단 적층 구조를 가지고 설명하고 있으나 2단 이상의 다단 적층으로도 형성할 수 있다. 이러한 적층 구조는 실제 스퍼터링시 Ar 가스가 흐르고 있는 상태에서 N₂가스만을 열고 닫음으로서, 기존의 Ti 증착과 같이 단일 챔버에서 같은 시간내에 공정의 추가없이 증착할 수 있다. 즉, 55sccm의 Ar 가스를 흘려주면서 N₂가스만을 10∼200sccm 범위에서 단속적으로 열고 닫음으로서 적층 구조를 형성한다. 실제적으로 얻어지는 구조는 상호 확산에 의하여 적층 구조와 유사한 Ti_1-xN_x(x<0.5)층으로 형성된다.

도 2(b)는 전체 구조에 일단계 급속 열처리 공정을 실시하여 제 1 Ti 실리사이드(30)를 형성한 단면도로서, N₂가 다소 포함된 Ti층에 의해 균일하고 얇게 실리사이드층을 형성한다. 이는 N₂가 다소 포함된 Ti층은 순수 Ti보다 Si과의 상호 반응이 훨씬 억제되기 때문이다.

도 2(c)는 반응되지 않은 Ti/TiN의 적층 구조(26 내지 29)를 제거한 후 이단계 금속 열처리 공정을 실시하여 제 2 Ti 실리사이드(31)를 형성한 단면도로서, 제 1 Ti 실리사이드(30)보다 Si 내부로 깊이 형성된다.

본 발명의 또다른 실시 예로서 Ti 이외에 Co, Pt, Ni, Mo, W 등의 금속으로도 실리사이드를 형성할 수 있다. 여기서 금속/금속 질화물/금속/금속 질화물 등의 적층 구조를 형성할 경우 금속 질화물은 M_1-xN_x(0<x≤0.5)의 조성비를 가지며, 두 개 또는 그 이상의 적층 구조를 포함한다. 또한, 최종 증착층이 질화물인 경우 50Å에서 1000Å사이로 증착하여 급속 열처리를 실시할 때 산화 방지 목적으로 이용한다.

본 발명에 따른 금속/금속 질화물/금속/금속 질화물의 적층 구조를 형성하기 위해 유입되는 가스는 단일층 구조로 금속 스퍼터링 증착시에는 불순물로 N₂만을 유입시키고, 그외의 다층 적층 구조일 경우 N₂/Ar의 유출 가스(flow gas) 비를 1∼90% 사이에서 사용한다. 또한, 금속 질화물을 증착하기 위해 스퍼터링 타겟을 사용하는 경우 타겟의 농도는 M_1-xN_x(0<x≤0.5)로 한다. 그리고 금속 질화물을 증착하기 위해 순수 금속을 증착한 후 금속층 내부로 N₂를 이온 주입할 경우 최종 금속층의 질소 농도는 M_1-xN_x(0<x≤0.5)로 한다.

본 발명에서 순수 금속과 적층시키는 금속층이나 불순물층에 유입되는 가스는 N₂외에 H₂, C, O₂, F, Cl₂, He, Ne, Ar, Kr, Xe 등을 사용할 수 있다. 이때 금속에 함유된 가스의 몰농도는 0 이상 0.5 이하의 경우를 포함한다. 주입 또는 불순물을 함유시키는 방법은 스퍼터링 타겟에 함유시키는 방법, 스퍼터링시 가스를 플라즈마(plasma) 또는 비플라즈마 상태에서 함유시키는 방법, 그리고 증발 건조(evaporation) 방식으로 소스에 불순물을 함유시키는 방법 등이 있다.

상술한 바와 같이 본 발명에 의하면 기존의 순수 Ti의 실리사이드 형성시 문제가 되는 불균일성 및 뭉침에 의한 누설 전류 특성을 획기적으로 개선할 수 있다.

Claims (6)

1. 실리콘 기판 상부의 선택된 영역에 폴리사이드 게이트 및 n+ 이온 주입 영역을 형성하는 단계와,

   전체 구조 상부에 금속/금속 질화막층을 다층으로 적층하는 단계와,

   전체 구조에 제 1 급속 열처리 공정을 실시하여 제 1 금속 실리사이드를 형성하는 단계와,

   상기 금속/금속 질화막층의 적층 구조중 반응되지 않은 부분을 제거한 후 제 2 급속 열처리 공정을 실시하여 제 2 금속 실리사이드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 살리사이드 게이트 형성 방법.
2. 제 1 항에 있어서, 상기 금속/금속 질화막층의 금속층은 티타늄, 코발트, 백금, 니켈, 몰리브덴 및 텅스텐중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드 게이트 형성 방법.
3. 제 2 항에 있어서, 상기 금속/금속 질화막층으로 티타늄/티타늄나이트라이드를 사용하여 형성할 경우 55sccm 정도의 아르곤 가스를 흘려주면서 질소 가스만을 10 내지 200sccm로 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드 게이트 형성 방법.
4. 제 1 항에 있어서, 상기 금속/금속 질화물 적층 구조의 금속 질화물은 금속 대 질소의 조성비가 1-x 대 x(0<x≤0.5)인 것을 특징으로 하는 반도체 소자의 살리사이드 게이트 형성 방법.
5. 제 1 항에 있어서, 상기 금속/금속 질화물의 다층 적층 구조는 질소와 이르곤 가스를 1 대 100 내지 90 대 100의 비율로 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드 게이트 형성 방법.
6. 제 3 항 또는 제 5 항에 있어서, 상기 질소가스 대신에 수소, 탄소, 산소, 불소, 염소, 헬륨, 네온, 아르곤, 크립톤 및 크세논중 어느 하나를 사용하여 다층 적층 구조를 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드 게이트 형성 방법.

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