KR100315038B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

Info

Publication number
KR100315038B1
KR100315038B1 KR1019990048669A KR19990048669A KR100315038B1 KR 100315038 B1 KR100315038 B1 KR 100315038B1 KR 1019990048669 A KR1019990048669 A KR 1019990048669A KR 19990048669 A KR19990048669 A KR 19990048669A KR 100315038 B1 KR100315038 B1 KR 100315038B1
Authority
KR
South Korea
Prior art keywords
film
titanium silicide
tisix
forming
tisi
Prior art date
Application number
KR1019990048669A
Other languages
English (en)
Other versions
KR20010045398A (ko
Inventor
장세억
여인석
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990048669A priority Critical patent/KR100315038B1/ko
Publication of KR20010045398A publication Critical patent/KR20010045398A/ko
Application granted granted Critical
Publication of KR100315038B1 publication Critical patent/KR100315038B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 TiSix막 형성에 따른 파티클수를 감소시킴과 더불어 TiSi2막 저항을 증가시키는 것 없이, TiSi2막과 폴리실리콘막 사이의 계면 평활도를 향상시켜 우수한 게이트 산화막 특성 및 게이트 전극 특성을 얻을 수 있는 반도체 소자의 게이트 전극 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 게이트 전극 형성방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 폴리실리콘막 상에 화학기상증착으로 2.3 이상의 조성비(x)를 갖는 비정질 상태의 티타늄 실리사이드막 (TiSix)을 형성하는 단계; 기판을 열처리하여 티타늄 실리사이드막 (TiSix)을 결정상태의 티타늄 실리사이드막(TiSi2)으로 변형시키는 단계; 티타늄 실리사이드막 (TiSi2) 상에 하드 마스크층을 형성하는 단계; 하드 마스크층, 티타늄 실리사이드막 (TiSi2) 및 폴리실리콘막을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 및 기판을 게이트 재산화공정으로 산화하여 게이트 전극의 측벽 및 기판 상에 재산화막을 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 전극 형성방법{method of forming gate electrode for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리실리콘막과 티타늄 실리사이드막의 적층구조로 이루어진 티타늄 폴리사이드 구조의 게이트 전극 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화되고 있으며, 최근에는 0.10μm 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 재료로 사용되던 폴리실리콘막은 높은 비저항 특성으로 인하여 지연시간이 길기 때문에 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있다. 이러한 문제점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이에 1기가 디램급 이상의 반도체 소자에서는 폴리실리콘막과 티타늄 실리사이드막의 적층구조로 이루어진 티타늄 폴리사이드 구조의 게이트 전극의 적용이 주종을 이루고 있다.
여기서, 티타늄 실리사이드막은 폴리실리콘막 상에 티타늄막을 증착한 후 열처리하여 형성하거나 폴리실리콘막 상에 스퍼터링과 같은 물리기상증착(physicalvapor deposition; PVD)으로 티타늄 실리사이드(TiSix)막을 형성한 후 열처리하여 결정질 상태의 티타늄 실리사이드(TiSi2)막으로 변형시켜 형성한다.
도 1a 내지 도 1d는 후자의 방법을 이용한 종래의 티타늄 폴리사이드 구조의 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(12)을 형성하고, 그 상부에 도핑된 폴리실리콘막(13)을 형성한다. 그런 다음, 도핑된 폴리실리콘막(13) 상부에 2.0 내지 2.4의 조성비(x)를 갖는 TiSix 스퍼터링 타겟을 이용하여 스퍼터링으로 비정질 상태의 TiSix막(14)을 형성한다. 도 1b를 참조하면, 급속열처리(rapid thermal annealing; RTA)를 진행하여 TiSix막(14)을 저항이 낮은 안정한 상태의 C54상의 결정상태인 TiSi2막(14A)으로 변형시킨다.
도 1c를 참조하면, TiSi2막(14A) 상에 산화막 또는 질화막으로 하드 마스크층 (15)을 형성하고, 하드 마스크층(15), 티타늄 실리사이드막(14A) 및 폴리실리콘막 (13)을 식각하여 폴리사이드 구조의 게이트 전극(100)을 형성한다. 이때, 게이트 산화막(12)이 일부 식각된다.
도 1d를 참조하면, 상기한 식각 후의 잔류물을 제거함과 동시에 게이트 산화막(12)의 신뢰성을 회복하기 위하여, 게이트 재산화공정(gate re-oxidation process)을 진행하여, 게이트 전극(100)의 측벽 및 기판(11) 상에 재산화막(16)을 형성한다.
그러나, 상기한 종래의 폴리사이드 구조의 게이트 전극에서는, 층간절연막의 평탄화 및 캐패시터 제조를 위하여 진행되는 후속 열처리 공정시, TiSi2막(14A)과 폴리실리콘막(13)의 계면에서 티타늄(Ti)과 실리콘(Si)의 열적반응에 의한 고상반응(solid state reaction)이 야기되어, 도 1d에 도시된 바와 같이 계면 평활도가 악화되는 문제가 발생한다. 이렇게 악화된 계면 평활도로 인하여, TiSi2막(14A)이 폴리실리콘막(13) 사이에 국부적으로 침투하여, 심한 경우 TiSi2막(14A)과 게이트 산화막(12)이 접촉하는 경우가 발생되어, 결국 게이트 산화막(12)의 열화를 초래한다.
한편, 상기한 TiSi2막(14A)과 폴리실리콘막(13)의 계면 평활도는 TiSix막(14)의 증착시 사용되는 스퍼터링 타겟의 조성비(x)에 따라 그 정도가 다르다. 즉, 조성비(x)가 클수록 Si 양이 증가되어 TiSix막(14) 내에서 Ti이 Si과 자체반응하여 폴리실리콘막(13)의 Si과 반응할 확률이 줄어들게 된다. 따라서, 양호한 계면 평활도를 얻기 위해서는 TiSix막(14)의 증착시 조성비(x)를 높히는 것이 바람직하다.
또한, 도시되지는 않았지만, TiSix막(14)의 조성비(x)에 따라 게이트 재산화 공정후 게이트 전극 특성이 다르게 나타난다. 예컨대, 게이트 재산화 공정을 800℃의 온도에서 건식산화방식으로 진행하는 경우, 조성비(x)가 2.2 이하인 경우에는 TiSi2막(14A)의 측벽이 심하게 산화되는 문제가 발생되는 반면, 조성비(x)가 2.2 이상인 경우에는 이러한 문제가 발생되지 않는다. 따라서, 조성비(x)가 높을수록 우수한 게이트 전극 특성 및 게이트 산화막 특성을 얻을 수 있다.
그러나, TiSix막(14)의 조성비(x)가 높으면 증착시 발생되는 파티클이 증가될 뿐만 아니라 저항이 커지는 또 다른 문제가 있다.
즉, 도 2는 TiSix 스퍼터링 타겟의 조성비(x)에 따른 증착시 발생되는 파티클수를 나타낸 그래프로서, 조성비(x)가 높을수록 파티클이 증가됨을 알 수 있다. 이는 조성비(x)가 증가할수록 여분의 Si이 파티클 소오스로 작용하기 때문이다. 또한, 도 3은 TiSix 스퍼터링 타겟의 조성비(x)에 따른 TiSi2막의 저항을 나타낸 그래프로서, 조성비(x)가 높을수록 저항이 커짐을 알 수 있다. 이는 여분의 Si이 열처리 과정에서 TiSi2막의 결정립성장(grain growth)을 방해하여 C54상의 형성을 지연시키기 때문이다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, TiSix막형성에 따른 파티클수를 감소시킴과 더불어 TiSi2막 저항을 증가시키는 것 없이, TiSi2막과 폴리실리콘막 사이의 계면 평활도를 향상시켜 우수한 게이트 산화막 특성 및 게이트 전극 특성을 얻을 수 있는 반도체 소자의 게이트 전극 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 폴리사이드 구조의 게이트 전극 형성방법을 설명하기 위한 단면도.
도 2는 TiSix 스퍼터링 타겟의 조성비(x)에 따른 TiSix막의 증착시 발생되는 파티클수를 나타낸 그래프.
도 3은 TiSix 스퍼터링 타겟의 조성비(x)에 따른 TiSi2막의 저항을 나타낸 그래프.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 폴리사이드 구조의 게이트 전극 형성방법을 설명하기 위한 단면도.
도 5는 반응개스인 SiH4/TiCl4의 비율에 따른 TiSix막의 조성비(x)를 나타낸 그래프.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 폴리사이드 구조의 게이트 전극 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
41, 61 : 반도체 기판 42, 62 : 게이트 산화막
43, 63 : 폴리실리콘막 44, 64 : TiSix막
44A, 64A : TiSi2막 45, 65 : 하드 마스크층
46, 66 : 재산화막 400, 600 : 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 제 1 관점에 따른 반도체 소자의 게이트 전극 형성방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 폴리실리콘막 상에 화학기상증착으로 2.3 이상의 조성비(x)를 갖는 비정질 상태의 티타늄 실리사이드막(TiSix)을 형성하는 단계; 기판을 열처리하여 티타늄 실리사이드막(TiSix)을 결정상태의 티타늄 실리사이드막 (TiSi2)으로 변형시키는 단계; 티타늄 실리사이드막(TiSi2) 상에 하드 마스크층을 형성하는 단계; 하드 마스크층, 티타늄 실리사이드막(TiSi2) 및 폴리실리콘막을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 및 기판을 게이트 재산화공정으로 산화하여 게이트 전극의 측벽 및 기판 상에 재산화막을 형성하는 단계를 포함한다.
또한, 조성비(x)는 2.3 내지 2.6 이고, 화학기상증착은 SiH4/TiCl4의 반응개스와 아르곤 또는 질소개스의 희석개스를 이용하여 플라즈마보조 화학기상증착으로 진행한다. 또한, 희석개스로서 아르곤을 이용하는 경우, 아르곤의 유량은 500 내지 4,000 sccm이고, 증착압력은 0.5 내지 2torr로 설정하며, SiH4/TiCl4의 비율은 15 이상으로 조절한다.
또한, 본 발명의 제 2 관점에 따른 반도체 소자의 게이트 전극 형성방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 폴리실리콘막 상에 2. 4 내지 2.6의 조성비(x)를 갖는 비정질 상태의 제 1 티티늄 실리사이드막(TiSix)과 2.2 이하의 조성비를 갖는 비정질 상태의 제 2 티타늄 실리사이드막(TiSix)을 순차적으로 형성하는 단계; 기판을 열처리하여 제 1 및 제 2 티타늄 실리사이드막(TiSix)을 결정상태의 티타늄 실리사이드막(TiSi2)으로 변형시키는 단계; 티타늄 실리사이드막(TiSi2) 상에 하드 마스크층을 형성하는 단계; 하드 마스크층, 티타늄 실리사이드막(TiSi2) 및 폴리실리콘막을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 및 기판을 게이트 재산화공정으로 산화하여 게이트 전극의 측벽 및 기판 상에 재산화막을 형성하는 단계를 포함한다.
또한, 제 1 티타늄 실리사이드막(TiSix)은 50 내지 200Å의 두께로 형성하고, 제 1 및 제 2 티타늄 실리사이드막(TiSix)은 스퍼터링과 같은 물리기상증착으로 형성하거나, 화학기상증착으로 형성한다. 이때, 물리기상증착은 서로 다른 챔버에서 각각 진행하고, 화학기상증착은 SiH4/TiCl4의 반응개스와 아르곤 또는 질소개스의 희석개스를 이용하여 플라즈마보조 화학기상증착으로 진행한다. 이때, 희석개스로서 아르곤을 이용하는 경우, 아르곤의 유량은 500 내지 4,000 sccm이고, 증착압력은 0.5 내지 2torr로 설정한다. 또한, 제 1 티타늄 실리사이드막(TiSix)의 형성시 상기 SiH4/TiCl4의 비율은 17 이상으로 조절하고, 제 2 티타늄 실리사이드막(TiSix)의 형성시 SiH4/TiCl4의 비율을 13 이하로 조절한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 폴리사이드 구조의 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 반도체 기판(41) 상에 게이트 산화막(42)을 형성하고, 그상부에 도핑된 폴리실리콘막(43)을 형성한다. 여기서, 폴리실리콘막(43)은 500 내지 1,000Å의 두께로 형성한다. 그런 다음, 도 4b에 도시된 바와 같이, 폴리실리콘막(43) 상부에 종래의 스퍼터링과 같은 PVD에 비하여 막의 증착시 파티클이 거의 발생되지 않는 화학기상증착(chemical vapor deposition; CVD)을 이용하여 2.3 이상, 바람직하게 2.3 내지 2.6의 조성비(x)를 갖도록 TiSix막(44)을 비정질 (amorphous) 상태로 형성한다. 이때, TiSix막(44)은 500 내지 1,000Å의 두께로 형성한다. 또한, CVD는 SiH4/TiCl4의 반응개스와 아르곤 또는 질소개스의 희석개스 (dilute gas)를 이용하여 플라즈마보조 CVD(plasm enhanced CVD; PECVD)로 진행하는데, 이때 반응개스인 SiH4/TiCl4의 비율을 조절하여 TiSix막(44)의 조성비(x)를 조절한다.
즉, 도 5는 희석개스인 아르곤 개스를 500 내지 4,000 sccm으로 흐르게 하고 증착압력을 0.5 내지 2torr로 설정하였을때, SiH4/TiCl4의 비율에 따른 TiSix막(44)의 조성비(x)를 나타낸 그래프로서, 도 5에 나타낸 바와 같이, SiH4/TiCl4의 비율이 약 15 이상인 경우 2.3 이상의 조성비(x)를 얻을 수 있음을 알 수 있다.
도 4c를 참조하면, 급속열처리(rapid thermal annealing; RTA)를 진행하여 TiSix막(14)을 저항이 낮은 C54상의 TiSi2막(44A)으로 상변화시킨다. 바람직하게, RTA는 700 내지 850℃의 온도에서 20 내지 60초 동안 질소 또는 아르곤 개스 분위기로 진행한다.
도 4d를 참조하면, TiSi2막(44A) 상에 산화막 또는 질화막으로 하드 마스크층 (45)을 형성하고, 하드 마스크층(45), TiSi2막(44A) 및 폴리실리콘막(43)을 식각하여 폴리사이드 구조의 게이트 전극(400)을 형성한다. 이때, 게이트 산화막(42)이 일부 식각된다.
도 4e를 참조하면, 상기한 식각 후의 잔류물을 제거함과 동시에 게이트 산화막(42)의 신뢰성을 회복하기 위하여, 게이트 재산화공정을 진행하여, 게이트 전극(400)의 측벽 및 기판(41) 상에 30 내지 50Å의 두께로 재산화막(46)을 형성한다. 바람직하게, 게이트 재산화공정은 700 내지 800℃의 온도에서 건식산화분위기로 진행한다. 이때, TiSi2막(44A) 내에 함유된 과잉 실리콘에 의해 TiSi2막(44A) 측벽에도 안정적으로 재산화막(46)이 형성된다. 또한, 후속으로 진행되는 층간절연막의 평탄화 및 캐패시터 제조를 위한 열처리 공정시에도 Si/Ti의 높은 조성비(x)에 의해 폴리실리콘막(43)과 TiSi2막(44A)의 계면평활도가 향상된다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 폴리사이드 구조의 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 6a를 참조하면, 반도체 기판(61) 상에 게이트 산화막(62)을 형성하고, 그 상부에 도핑된 폴리실리콘막(63)을 형성한다. 여기서, 폴리실리콘막(43)은 500 내지 1,000Å의 두께로 형성한다.
도 6b를 참조하면, 폴리실리콘막(63) 상부에 TiSix막(64)을 형성한다. 여기서, TiSix막(64)은 도 6b에 도시된 바와 같이, 제 1 및 제 2 TiSix막(64-1, 64-2)의 두 층으로 형성한다. 바람직하게, 제 1 TiSix막(64-1)은 조성비(x)가 2.4 내지 2.6가 되도록 형성하여 후속 열공정시 폴리실리콘막(63)과의 계면특성을 양호하게 유지하도록 하고, 제 2 TiSix막(64-2)은 조성비(x)가 2.2 이하, 바람직하게 2.1 내지 2.2가 되도록 형성하여 저항특성을 개선시킨다. 또한, 제 1 TiSix막(64-1)은 50 내지 200Å의 두께로 형성한다.
또한, 제 1 및 제 2 TiSix막(64-1, 64-2)은 스퍼터링 또는 CVD를 이용하여 비정질상태로 형성하되, CVD를 이용하는 것이 더 바람직하다. 왜냐하면, 종래와 같은 스퍼터링 방식으로 조성비가 다르게 제 1 및 제 2 TiSix막(64-1, 64-2)을 형성하기 위해서는 2개의 챔버가 요구되므로 생산성 측면에서 분리하기 때문이다. 여기서, CVD는 SiH4/TiCl4의 반응개스와 아르곤 또는 질소개스의 희석개스를 이용하여 PECVD로 진행하는데, 이때 반응개스인 SiH4/TiCl4의 비율을 조절하여 제 1 및 제 2 TiSix막(64-1, 64-2)의 조성비(x)를 각각 다르게 조절한다.
즉, 도 5에 나타낸 바와 같이, 희석개스인 아르곤 개스를 500 내지 4,000 sccm으로 흐르게 하고 증착압력을 0.5 내지 2torr로 설정한 상태에서, 반응개스인 SiH4/TiCl4의 비율을 17 이상으로 조절하여 2.4 이상의 조성비(x)를 갖도록 제 1 TiSix막(64-1)을 형성한 후, SiH4/TiCl4의 비율을 13 이하로 조절하여 2.2 이하의 조성비(x)를 갖도록 제 2 TiSix막(64-2)을 형성한다.
도 6c를 참조하면, 급속열처리(rapid thermal annealing; RTA)를 진행하여TiSix막(64)을 저항이 낮은 안정한 상태의 C54상의 TiSi2막(64A)으로 변형시킨다. 바람직하게, RTA는 700 내지 850℃의 온도에서 20 내지 60초 동안 질소 또는 아르곤 개스 분위기로 진행한다.
도 6d를 참조하면, TiSi2막(64A) 상에 산화막 또는 질화막으로 하드 마스크층(65)을 형성하고, 하드 마스크층(65), TiSi2막(64A) 및 폴리실리콘막(63)을 식각하여 폴리사이드 구조의 게이트 전극(600)을 형성한다. 이때, 게이트 산화막(62)이 일부 식각된다.
도 6e를 참조하면, 상기한 식각 후의 잔류물을 제거함과 동시에 게이트 산화막(62)의 신뢰성을 회복하기 위하여, 게이트 재산화공정을 진행하여, 게이트 전극(600)의 측벽 및 기판(61) 상에 30 내지 50Å의 두께로 재산화막(66)을 형성한다. 바람직하게, 게이트 재산화공정은 700 내지 800℃의 온도에서 건식산화분위기로 진행한다. 이때, TiSi2막(64A)의 제 1 TiSi2막(64A-1) 내에 함유된 과잉 실리콘에 의해 TiSi2막(64A) 측벽에도 안정적으로 재산화막(66)이 형성된다. 또한, 후속으로 진행되는 층간절연막의 평탄화 및 캐패시터 제조를 위한 열처리 공정시에도 Si/Ti의 높은 조성에 의해 폴리실리콘막(63)과 TiSi2막(64A-1)의 계면평활도가 향상된다. 또한, 계면 이외의 층은 조성비(x)가 낮은 제 2 TiSi2막(64A-2)로 형성되어 상대적으로 낮은 게이트 저항을 얻을 수 있다.
또한, 상기 실시예와는 달리 제 2 TiSix막(64-2)을 조성비(x)를 달리하여 다층으로 형성할 수도 있다.
상기한 본 발명에 의하면, CVD를 이용하여 파티클 발생없이 높은 조성비(x)로 TiSix막을 형성하는 것이 가능하므로, 폴리실리콘막과 TiSi2막 사이의 우수한 계면 평활도를 얻을 수 있다. 또한, TiSix막을 폴리실리콘막의 계면에는 높은 조성비를 갖도록 형성하고 그외의 부분은 낮은 조성비를 갖도록 다층으로 형성함으로써, 게이트 전극의 저항을 증가시키는 것 없이 우수한 계면 평활도를 얻을 수 있다. 이에 따라, 게이트 산화막 특성 및 게이트 전극 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (16)

  1. 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 폴리실리콘막 상에 화학기상증착으로 2.3 이상의 조성비(x)를 갖는 비정질 상태의 티타늄 실리사이드막(TiSix)을 형성하는 단계;
    상기 기판을 열처리하여 상기 티타늄 실리사이드막(TiSix)을 결정상태의 티타늄 실리사이드막(TiSi2)으로 변형시키는 단계;
    상기 티타늄 실리사이드막(TiSi2) 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층, 티타늄 실리사이드막(TiSi2) 및 폴리실리콘막을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 및
    상기 기판을 게이트 재산화공정으로 산화하여 상기 게이트 전극의 측벽 및 상기 기판 상에 재산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서, 상기 조성비(x)는 2.3 내지 2.6 인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항에 있어서, 상기 화학기상증착은 SiH4/TiCl4의 반응개스와 아르곤 또는 질소개스의 희석개스를 이용하여 플라즈마보조 화학기상증착으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 3 항에 있어서, 상기 희석개스로서 아르곤을 이용하는 경우, 상기 아르곤의 유량은 500 내지 4,000 sccm인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 화학기상증착시 증착압력은 0.5 내지 2torr로 설정하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 5 항에 있어서, 상기 SiH4/TiCl4의 비율은 15 이상으로 조절하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  7. 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 폴리실리콘막 상에 2. 4 내지 2.6의 조성비(x)를 갖는 비정질 상태의 제 1 티타늄 실리사이드막(TiSix)과 2.2 이하의 조성비를 갖는 비정질 상태의 제 2 티타늄 실리사이드막(TiSix)을 순차적으로 형성하는 단계;
    상기 기판을 열처리하여 상기 제 1 및 제 2 티타늄 실리사이드막(TiSix)을결정상태의 티타늄 실리사이드막(TiSi2)으로 변형시키는 단계;
    상기 티타늄 실리사이드막(TiSi2) 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층, 티타늄 실리사이드막(TiSi2) 및 폴리실리콘막을 식각하여 폴리사이드 구조의 게이트 전극을 형성하는 단계; 및
    상기 기판을 게이트 재산화공정으로 산화하여 상기 게이트 전극의 측벽 및 상기 기판 상에 재산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  8. 제 7 항에 있어서, 상기 제 1 티타늄 실리사이드막(TiSix)은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 제 1 및 제 2 티타늄 실리사이드막(TiSix)은 스퍼터링과 같은 물리기상증착으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 티타늄 실리사이드막(TiSix)은 서로 다른 챔버에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  11. 제 7 항 또는 제 8 항에 있어서, 상기 제 1 및 제 2 티타늄실리사이드막(TiSix)은 화학기상증착으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  12. 제 11 항에 있어서, 상기 화학기상증착은 SiH4/TiCl4의 반응개스와 아르곤 또는 질소개스의 희석개스를 이용하여 플라즈마보조 화학기상증착으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  13. 제 12 항에 있어서, 상기 희석개스로서 아르곤을 이용하는 경우, 상기 아르곤의 유량은 500 내지 4,000 sccm인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  14. 제 13 항에 있어서, 상기 화학기상증착시 증착압력은 0.5 내지 2torr로 설정하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  15. 제 14 항에 있어서, 상기 제 1 티타늄 실리사이드막(TiSix)의 형성시 상기 SiH4/TiCl4의 비율은 17 이상으로 조절하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  16. 제 14 항에 있어서, 상기 제 2 티타늄 실리사이드막(TiSix)의 형성시 상기SiH4/TiCl4의 비율을 13 이하로 조절하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
KR1019990048669A 1999-11-04 1999-11-04 반도체 소자의 게이트 전극 형성방법 KR100315038B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990048669A KR100315038B1 (ko) 1999-11-04 1999-11-04 반도체 소자의 게이트 전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990048669A KR100315038B1 (ko) 1999-11-04 1999-11-04 반도체 소자의 게이트 전극 형성방법

Publications (2)

Publication Number Publication Date
KR20010045398A KR20010045398A (ko) 2001-06-05
KR100315038B1 true KR100315038B1 (ko) 2001-11-24

Family

ID=19618575

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990048669A KR100315038B1 (ko) 1999-11-04 1999-11-04 반도체 소자의 게이트 전극 형성방법

Country Status (1)

Country Link
KR (1) KR100315038B1 (ko)

Also Published As

Publication number Publication date
KR20010045398A (ko) 2001-06-05

Similar Documents

Publication Publication Date Title
KR100441681B1 (ko) 금속 게이트 형성 방법
KR0165999B1 (ko) 반도체 장치 및 그 제조 방법
US6100188A (en) Stable and low resistance metal/barrier/silicon stack structure and related process for manufacturing
KR20000050308A (ko) 반도체 장치의 제조 방법
JP2002025944A (ja) 半導体素子の製造方法
KR100456314B1 (ko) 반도체 소자의 게이트전극 형성 방법
KR100543207B1 (ko) 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법
KR19990063000A (ko) 반도체장치의 제조방법
KR100275018B1 (ko) 반도체장치의 제조방법
KR100315038B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100444492B1 (ko) 반도체소자의 제조 방법
KR100480582B1 (ko) 반도체장치의배리어막형성방법및이를이용한금속배선형성방법
KR100318459B1 (ko) 티타늄폴리사이드게이트전극형성방법
KR100327588B1 (ko) 반도체 소자의 텅스텐 게이트 전극 형성방법
US6156632A (en) Method of forming polycide structures
KR100706823B1 (ko) 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법
US6919269B2 (en) Production method for a semiconductor component
KR20040001861A (ko) 금속게이트전극 및 그 제조 방법
KR100525087B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR20050064125A (ko) 코발트 실리사이드막 형성방법 및 그 형성방법을 이용한반도체 장치의 제조방법
KR100333381B1 (ko) 반도체 소자의 게이트 형성방법
US20230326764A1 (en) Silicidation Process for Semiconductor Devices
KR100480907B1 (ko) 반도체소자의게이트전극형성방법
KR100714039B1 (ko) 반도체 소자의 제조 방법
KR100315036B1 (ko) 반도체 소자의 게이트 전극 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091028

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee