KR19990063000A - 반도체장치의 제조방법 - Google Patents
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Abstract
반도체장치의 제조방법에 있어서, HBr가스(에칭가스)의 가스압력을 2mTorr이하로 보지하면서 상기 가스를 플라스마화하고, 상기 플라스마의 이온성분들을 150W이상의 바이어스전력 하에서 가속해서 티탄실리사이드막(11)을 에칭한다. 그 후, HBr가스의 가스압력을 5∼10mTorr로 유지하면서 이 가스를 더욱 플라스마화하고, 10∼100W의 바이어스전력 하에서 이 플라스마의 이온성분을 가속해서, 플라스마의 이온성분으로 폴리실리콘막(10)을 에칭한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 구체적으로는, 기판상에 폴리실리콘막과 티탄실리사이드막이 적층되는 티탄폴리사이드막을 에칭하는 공정을 포함하는 반도체장치의 제조방법에 관한 것이다.
반도체디바이스의 고집적화에 따라서, 집적회로의 고속동작을 보지 할 수 있도록 게이트전극재료 및 배선재료의 저저항화가 필요하게 되었다. 게이트전극 및 배선의 재료로서, 인이나 붕소가 도핑된 저저항의 폴리실리콘막이 지금까지 이용되어 왔으며, 최근에는 반도체디바이스의 미세화의 전진에 의해 게이트전극재료 및 배선재료의 저저항화가 한 층 더 요구되고 있다. 현재, 폴리실리콘막상에 금속실리사이드막을 적층시킨 금속폴리사이드막이 주류가 되고 있다.
금속폴리사이드막은, 폴리실리콘막 및 베이스로 작용하는 게이트산화막의 성막, 화학적 안정성, 가공성 및, 전기적 특성 등에 관해 지금까지 축적된 기술들이 금속폴리사이드로 사용될 수 있고, 그 저항을 줄일 수 있기 때문에, 금속폴리사이드막을 게이트전극 및 배선에 적용하면 매우 효과적이다.
많은 고융점의 금속폴리사이드막에 대한 에칭방법이 보고되고 있다. 예를 들어, 일본특허공개공보 제 3-141641에는, HBr만을 사용하는 것에 의해 상기 금속폴라시이드막의 에칭을 행하는 것이 기재되어 있으며, 동 공보에는, 도 6a에 도시하듯이, 실리콘기판(1)상의 게이트산화막(2) 위에 폴리실리콘막(3)과 텅스텐실리사이드막(4)을 순차로 성막해서 텅스텐폴리사이드막(5)을 형성하고, 다음으로, 바이어스전력으로 플라스마의 이온을 가속해서 상기 형성된 텅스텐폴리사이드를 에칭하는 방법이 개시되어 있다. 이 에칭방법에서는, 에칭장치로서 평행평판형 RIE(Reactive Ion Etching)장치를 이용하고 있다.
상기 공보에 기재된 에칭조건은 다음과 같다.
HBr가스의 유량: 10sccm
(sccm: standard cubic centimeter per minute)
가스압력: 1Pa(7.5mTorr)
RF전력: 300W
에칭온도: 15℃
바이어스전압(이온가속전압)Vdc: 300V
상기 공보에서는, 도 6a에 도시하듯이, HBr가스는 플라스마 상태로 변하며, 플라스마 중의 이온성분은 실리콘기판에 인가된 바이어스전력으로 가속되어서, 포토레지스트막(6)으로 피층되어 있지 않는 영역의 텅스텐폴리사이드막(5)을 선택 에칭한다. 텅스텐브롬화물의 증기압이 낮기 때문에, 높은 바이어스전압 하에서의 스퍼터링공정으로 텅스텐브롬화물의 에칭이 진행한다. 이 처리에서는, 브롬원자(Br)는, 불소(F), 염소(Cl) 원자 등보다도 반응성이 낮아서, 사이드에칭이 생기기 어렵다, 또, 도 6b에 도시하듯이, 에칭에 의해 반응생성물 중, 결합이 불안정한 SiBrX가 에칭장치에 부착된 캐소드커버(SiO2)로부터 방출된 산소와 반응해서 보다 안정한 SiXOY와 같은 부반응산물들을 형성한다. 이런 부반응산물은 측벽보호막(7)으로 작용해서, 사이드에칭은 더욱 일어나기 어렵다.
그러나, 텅스텐실리사이드의 비저항은 약 80μΩ㎝인 것에 비해서, 고융점의 금속의 텅스텐실리사이드(TiSi)의 비저항은 약 20μΩ㎝이며, 이것은 텅스텐실리사이드의 비저항의 약 1/4가 된다. 따라서, 금속실리사이드로서 티탄실리사이드를 사용하는 것이 더욱 바람직하다.
이 상태에서, 일본특허공개공보 제 6-29257은, HBr가스와 염소계가스(Cl2, BCl3, HCl등)와의 혼합가스를 사용해서 티탄실리사이드층을 에칭하는 예가 기재되어 있다.
상기 공보에서는, 에칭장치로서 마그네트론 RIE장치를 사용한다. 이 에칭공정에서는, 실리콘산화막 또는 실리콘질화막을 셀프-얼라이먼트 마스크로서 사용하고 있다. HBr가스와 염소계가스의 혼합비를 1:1∼1:9의 범위로 설정하고, 30mTorr 이하의 가스압력 하에서 에칭을 행한다. 이 경우에 사용되는 HBr가스는, 티탄실리사이드층의 사이드에칭을 방지하기 위해 측벽보호막의 형성에 기여하고 있다.
그러나, 일본특허공개공보 제 6-29257에 기재되어 있는 종래기술은, HBr가스와 예를 들어 Cl2와 같은 염소계가스와의 혼합가스를 사용해서 티탄실리사이드막을 에칭하는 경우, 잔류물이 발생하거나 사이드에칭이 일어난다고 하는 문제가 있다. 즉, 티탄실리사이드의 스퍼터링 공정 시에 타깃의 조성이 Si이 많은 경우(TiSi2.4), 티탄실리사이드막을 형성한 후의 열처리에 의해 과잉의 Si가 모이고, 노둘(작은 덩어리)이 형성된다. 이 후, HBr가스와 염소계가스의 혼합가스로 티탄실리사이드막을 에칭한 경우, 다음: TiTiSi2Si과 같은 에칭비의 관계 때문에, 티탄실리사이드막 중에 존재하는 실리콘 노둘이 잔류한다.
또, HBr가스와 염소계가스(예를 들어, BCl3)의 혼합가스를 사용하고 포토레지스트막을 마스크로 사용한 경우, 잔류물의 생성을 억제하는 일정의 효과가 있다. 반면, 포토레지스트막의 막 감소가 커서 티탄실리사이드막의 측벽에 포토레지스트의 반응생성물이 부착하고, 그 결과, 패턴폭이 설계치 보다 크게된다.
그러나, 텅스텐실리사이드의 에칭조건(일본특허공개공보 제 3-141641에 기재된 기술)을, 고융점의 금속실리사이드인 티탄실리사이드에 그대로 적응하는 것은 불가능하다. 이것은, HBr에 대해서 텅스텐실리사이드와 티탄실리사이드간의 반응성과, 이들의 반응생성물들 사이의 증기압이 다르기 때문이다. 즉, HBr단독으로는, 텅스텐실리사이드 보다 티탄실리사이드 쪽이 에칭비가 크고, 반응성이 높다. 또, 텅스텐실리사이드와 티탄실리사이드 각각의 반응생성물의 증기압은 다음: SiBrXTiBrXWBrX과 같은 관계가 있으며, TiBrX쪽이 WBrX보다 증기압이 높아서, 반응생성물의 부피에 의한 측벽보호효과가 티탄실리사이드가 텅스텐실리사이드 보다 작다.
따라서, 상기 텅스텐실리사이드의 에칭조건을 티탄실리사이드에 직접 가하면, 사이드에칭이 발생하는 경향이 있으며, 이것이 단점이 된다.
더욱이, 저항을 감소시키기 위한 어닐처리에 있어서는, 어닐처리 후의 막저항을 안정화시키기 위해, 티탄실리사이드를 구성하는 티탄에 대한 실리콘의 이론적인 원자 수를 2이상으로 설정할 필요가 있다. 이 경우, 티탄실리사이드를 어닐처리한 경우, 과잉실리콘에 의한 노둘(작은 덩어리)이 발생해서, 막조성이 TiSi2와 실리콘노둘의 2종류의 혼합물이 된다. TiSi2와 실리콘노둘간의 에칭비가 통상 다르기 때문에, 잔류물이 발생한다.
본 발명의 주요 목적은, 티탄폴리사이드막을 게이트전극 등으로 사용하는 반도체장치의 제조방법에 있어서, 잔류물이나 사이드에칭을 발생하지 않고, 치수제어성이 우수한 이방성에칭방법을 제공하는데 있다.
도 1a∼1e는 본 발명의 실시형태에 따른 막형성공정을 단계순으로 나타내는 단면도들이며;
도 2a 및 2b는 본 발명의 실시형태에 따른 에칭방법을 나타내는 단면도들이며;
도 3은 본 발명의 실시형태의 효과를 지지하고, 가스압력(mTorr), 바이어스전력(W) 및, 온도(℃)에 대한 잔류물의 발생도를 나타내는 에칭실험결과를 도시하는 그래프이며;
도 4는 본 발명의 실시형태의 효과를 지지하고, 소스전력(W)과 기판온도(℃)에 대한 잔류물의 발생도를 나타내는 또 다른 에칭실험결과를 도시하는 그래프이며;
도 5는 본 발명의 실시형태의 효과를 지지하고, 폴리실리콘막에 대한 사이드에칭양, 가스압력 및, 기판온도의 관계를 도시하는 그래프이며;
도 6a 및 6b는 종래기술에 있어서 텅스텐폴리사이드막을 이방성으로 에칭하는 방법을 도시하는 단면도들이며;
도 7은 본 발명의 실시형태에 사용되는 에칭장치를 도시하는 도이다.
상기 목적을 달성하기 위해, 본 발명의 제 1특징에 따라서, 기판상에 폴리실리콘막과 티탄실리사이드막이 순차 적층된 티탄폴리사이드막을, 상기 기판에 바이어스전력을 인가한 상태 하에서, 에칭가스의 플라스마에 의해 이방성 에칭을 행하는 반도체장치의 제조방법이, HBr가스를 전성분 또는 주성분으로 하는 에칭가스를 사용하며, 가스압력을 2mTorr이하로 보지하면서 상기 에칭가스를 플라스마화 하는 단계와, 상기 바이어스전력을 150W이상으로 보지하면서, 상기 플라스마로 상기 티탄실리사이드막과 상기 폴리실리콘막을 에칭하는 단계를 포함한다.
본 발명의 제 2특징에 따라서, 기판상에 폴리실리콘막과 티탄실리사이드막이 순차 적층된 티탄폴리사이드막을, 상기 기판에 바이어스전력을 인가한 상태 하에서, 에칭가스의 플라스마에 의해 이방성에칭을 행하는 반도체장치의 제조방법이, HBr가스를 전성분 또는 주성분으로 하는 제 1의 에칭가스를 사용하며, 그 가스압력을 2mTorr이하로 보지하면서 상기 제 1의 에칭가스를 플라스마화 하는 단계와, 상기 바이어스전력을 150W이상으로 보지하면서, 상기 제 1의 에칭가스의 플라스마로 상기 티탄실리사이드막을 에칭하는 단계와, HBr가스를 전성분 또는 주성분으로 하는 제 2의 에칭가스를 사용하며, 그 가스압력을 5∼10mTorr의 범위로 보지하면서 상기 제 2의 에칭가스를 플라스마화 하는 단계 및, 상기 바이어스전력을 10∼100W의 범위로 보지하면서 상기 제 2의 에칭가스로 폴리실리콘막을 에칭하는 단계를 포함한다.
본 발명의 제 3특징에 따라서, 본 발명의 제 2특징에 있어서, 상기에서 기판이 반도체기판상에 형성된 절연막을 포함하는 반도체장치의 제조방법이 제공된다.
본 발명의 제 4특징에 따라서, 본 발명의 제 1의 특징에 있어서, 상기에서 에칭가스가 감압가능한 챔버 내로 도입되고, 상기 제 1의 에칭가스의 상기 챔버에서의 체재시간이 0.001∼0.02초로 설정되는 반도체장치의 제조방법이 제공된다.
본 발명의 제 5특징에 따라서, 본 발명의 제 2의 특징에 있어서, 상기에서 제 1의 에칭가스와 제 2의 에칭가스 중 적어도 하나가 감압 가능한 챔버 내로 도입되고 상기 에칭가스의 챔버에서의 체재시간이 0.001∼0.02초로 설정되는 반도체장치의 제조방법이 제공된다.
본 발명의 제 6특징에 따라서, 본 발명의 제 1∼제 5특징 중 어느 하나에 있어서, 상기에서 에칭단계 또는 에칭단계들에서의 마스크로서, 상기 티탄실리사이드막상에 형성된 실리콘산화막 또는 실리콘질화막을 이용하는 반도체장치의 제조방법이 제공된다.
본 발명의 제 7특징에 따라서, 본 발명의 제 1∼제 6특징 중 어느 하나에 있어서, 상기에서 에칭단계에서의 상기 기판온도를 60℃이하로 설정하는 반도체장치의 제조방법이 제공된다.
본 발명자는, HBr가스로 티탄실리사이드를 에칭한 경우, 가스압력을 낮추고, 기판으로 인가되는 바이어스전력을 높이는 것에 의해, Ti, TiSi2및 Si간의 에칭비의 차가 저감될 수 있다는 현상을 발견하였다. 이 현상은 다음의 메커니즘에 의해 발생된다고 생각된다. 가스압력을 낮추는 것으로 이온의 평균자유행로를 길게 하는 것에 의해 이방성을 향상시킬 수 있고, 또한 바이어스전력을 높이는 것으로 이온의 입사에너지를 증가하는 것에 의해 실리콘노둘을 강제적으로 제거할 수 있다.
또, TiSi2와 Br라디컬간의 반응성과, Si과 Br라디컬간의 반응성의 온도의존성을 비교한 경우, TiSi2의 경우가 Si보다 온도의존성이 크기 때문에, 고온에서는 TiSi2과 Si간의 에칭비의 차가 더욱 현저하다. 그래서, 에칭온도가 낮은 만큼, 잔류물의 발생이 더욱 억제된다.
본 발명은 상기 실험결과를 고려해서 이루어진 것이다. 구체적으로는, 본 발명의 일 특징에 따르면, HBr가스를 전성분 또는 주성분으로 하는 에칭가스를 저압(2mTorr이하) 하에서 플라스마화하고, 이렇게 생성된 플라스마이온들을 높은 바이어스전력(150W이상)으로 가속해서, 티탄폴리사이드막을 에칭한다. 그래서, TiSi2와 실리콘노둘간의 에칭비의 차가 줄어든다. 그 결과, 에칭공정 시에 생성되는 잔류물이 저감될 수 있다.
또, TiSi2와 Br간의 반응성은 비교적 높지만, 낮은 가스압력(2mTorr이하)과, 높은 바이어스전력(150W이상) 하에서 이온들을 가속하는 것으로 에칭의 이방성특성을 향상시키는 것에 의해, 사이드에칭을 제어한다. 또, 에칭온도(또는 기판온도)를 낮추는 것으로, 사이드에칭을 더 제어할 수 있다. 에칭온도는 60℃이하로 설정하는 것이 바람직하다.
또, 본 발명의 또 다른 특징에 따라서, 우선, 낮은 가스압력(2mTorr이하)과 높은 바이어스전력(150W이상)으로 이온을 가속해서, 티탄폴리사이드의 상층부분(폴리실리콘막을 포함하는 층)의 에칭을 행하며, 다음으로, 비교적 높은 가스압력(5∼10mTorr)과 낮은 바이어스전력(10∼100W)으로 이온을 가속해서, 잔류 폴리실리콘막을 에칭한다.
이 2단계 에칭공정은, 특히, 티탄폴리사이드막의 베이스가 실리콘산화막 등의 절연막인 경우에 적용하면 보다 효과적이다. 즉, 낮은 가스압력과 높은 바이어스전력 하에서, 티탄실리사이드막을 에칭해서 잔류물의 생성을 억제하며, 다음으로, 높은 가스압력과 낮은 바이어스전력 하에서, 잔류 폴리실리콘막의 에칭을 행해서, 폴리실리콘막과 베이스로 작용하는 절연막간의 높은 선택비를 유지하는 것에 의해, 오버-에칭을 억제한다.
이하, 첨부 도면들을 참조해서, 본 발명의 바람직한 실시형태를 설명한다.
도 1a∼1e는 본 발명의 실시형태에 따른 막형성공정을 나타내는 단면도들이며, 도 2a 및 2b는 본 실시형태에 따른 에칭방법을 나타내는 단면도들이다.
본 실시형태는 실리콘기판(또는 반도체기판)상에 성막된 티탄폴리사이드막을 ,HBr가스의 플라스마로 2단계 에칭해서, 게이트전극이나 배선 등을 형성하는 방법에 관한 것이다. 즉, 본 실시형태에 따르면, 제 1의 에칭단계에서, HBr가스(제 1의 에칭가스)를 저압(약 2mTorr)으로 보지하면서 플라스마화하며, 다음으로, 이렇게 생성된 플라스마를 높은 바이어스전력(약 150W)을 가하는 것에 의해 가속해서, 저온(약 20℃)에서 티탄폴리사이드막의 하층부분(티탄실리사이드막)을 에칭한다. 이 후, 제 2의 에칭단계에서, HBr가스(제 2의 에칭가스)를 상대적으로 고압(약 5mTorr)으로 보지하면서 플라스마화하고, 다음으로, 이렇게 생성된 플라스마를 낮은 바이어스전력(약 50W)을 가하는 것에 의해 가속해서, 저온(약 20℃)에서 티탄폴리사이드막의 하층부분(폴리실리콘막)을 에칭한다. 도 7은 본 실시형태에 사용된 에칭장치를 도시하는 도이다.
본 실시형태를 도 1a∼1e와 2a 및 2b를 참조해서 보다 상세히 설명한다.
우선, 도 1a에 도시하듯이, 실리콘기판(8)상에 열산화에 의해 약 7㎚두께의 게이트산화막(실리콘산화막)(9)을 형성한다. 이어서, 게이트산화막(9)상에 CVD(화학적기상성장)법에 의해 약 100㎚두께의 폴리실리콘막(10)을 퇴적한다(도 1b). 다음으로, 상기 폴리실리콘막(10)상에 스퍼터링법에 의해 약 100㎚두께의 티탄실리사이드막(11)을 형성하는 것에 의해(도 1c), 티탄폴리사이드막(12)을 형성한다.
다음으로, 티탄폴리사이드막(12)의 저항을 줄이기 위해, 800∼950℃의 온도, 바람직하게는 850℃의 온도환경 하에서 열처리를 행한다. 여기에서, 티탄실리사이드막(11)의 스퍼터링공정에 있어서 타깃조성이 Si가 풍부한(TiSi2.4) 경우는, 열처리에 의해 과잉 Si이 축적되어서 노둘이 형성된다. 이 때문에, 열처리는, 티탄실리사이드막(11)의 형성 후 그리고 에칭을 행하기 전에 행하는 것이 중요하다. 이것은, 만일 이 열처리를 에칭공정 후에 행하면, 티탄실리사이드막(11)의 배선저항의 분산이 증가하기 때문이다.
상기 열처리 후, 티탄실리사이드막(11)상에 실리콘산화막(13)을 형성하며(도 1d), 다음으로, 패터닝을 행해서, 산화막마스크(13)를 형성한다(도 1e).
이어서, 실리콘산화막(13)을 셀프-얼라이먼트 마스크로 사용해서 티탄폴리사이드막(12)을 에칭한다. 이 에칭공정은 2단계로 행하며, 예를 들어, 감압 가능한 챔버내의 플라스마 생성전극상에 실리콘기판(8)을 위치시켜서, 유도결합형 플라스마 에칭장치를 사용해서 연속적으로 행한다. 여기에서, 각 에칭단계에 있어서, 플라스마밀도의 제어는, 플라스마생성전극으로 인가되는 소스전력을 조절하는 것에 의해 행하며, 이온의 입사에너지의 제어는, 실리콘기판(8)으로 인가되는 바이어스전력을 조절하는 것에 의해 행한다.
또, HBr가스(제 1 및 제 2의 에칭가스)의 챔버 내의 체재시간을 0.001∼0.02초로 설정한다. 챔버내의 HBr가스의 체재시간은, 챔버의 용적, 챔버내의 배기속도, 챔버내의 가스압력 및, 챔버 내로 도입되는 에칭가스의 유량 등으로 결정한다. 챔버내의 HBr가스의 체재시간은 다음의 이유로 0.001∼0.02초로 설정한다. 만일 HBr가스가 챔버에서 0.02초 이상 체재하면, 에칭 중에 티탄폴리사이드막(12)의 측벽에 TixBry, SixBry등의 반응생성물이 부착하며, 이렇게 측벽에 부착하는 반응생성물은 마스크로 작용해서, 게이트전극 등의 패터닝의 치수정밀을 악화시킨다. 한편, 체재시간을 0.001초 보다 짧게 설정하면, 에칭처리에 필요한 시간이 길어진다.
제 1의 에칭단계에 있어서, 티탄실리사이드막(11)의 전부 및 폴리실리콘막(10)의 일 부분을 에칭한다(도 2a).
제 1의 에칭단계에 대한 바람직한 에칭조건은 다음과 같다.
가스압력 약 2mTorr
소스전력 약 250W
바이어스전력 약 150W
HBr유량 약 50sccm
기판온도 약 20℃
제 2의 에칭단계에 있어서, 제 1의 에칭단계에서 제거되지 않은 폴리실리콘막(10)의 잔류부분을 에칭하고, 게이트산화막(9)의 표층부를 오버-에칭한다(도 2b). 상기 2단계 에칭공정에 의해, 티탄폴리사이드막(12)으로 이루어지는 게이트전극이나 배선들이 완성된다(도 2b).
제 2의 에칭단계에 대한 바람직한 에칭조건은 다음과 같다.
가스압력 약 5mTorr
소스전력 약 200W
바이어스전력 약 50W
HBr유량 약 130sccm
기판온도 약 20℃
본 실시형태에 의하면, 제 1의 에칭단계에 있어서, 낮은 가스압력(약 2mTorr)과 높은 바이어스전력(약 150W) 하에서 이온들을 가속해서, 티탄폴리사이드막(12)의 상층부분(폴리실리콘막(10)을 포함하는 층)의 이방성에칭을 행하는 것에 의해, 잔류물의 생성과 사이드에칭을 제어할 수 있다. 또, 제 2의 에칭단계에 있어서, 상대적으로 높은 가스압력(약 5mTorr)과 낮은 바이어스전력(약 50W) 하에서 이온을 가속해서, 잔류 폴리실리콘막(10)을 에칭하는 것에 의해, 폴리실리콘막(10)과 베이스로 작용하는 게이트산화막(9)간의 높은 선택비를 유지한다. 이 때문에, 오버-에칭을 경감할 수 있다.
따라서, 상기 2단계 에칭공정은, 특히, 티탄폴리사이드막(12)의 베이스가 게이트산화막(9) 등의 절연막인 경우에 적용하면 보다 효과적이다.
또, 상기 2단계 에칭공정에 있어서, 게이트산화막(9)을 셀프-얼라이먼트 마스크로 사용해서, 높은 패터닝 치수정밀을 확보할 수 있다. 또, HBr가스(제 1 및 제 2의 에칭가스)의 챔버에서의 체재시간을 0.001∼0.02초로 설정하기 때문에, 티탄폴리사이드막(12)의 측벽에 TixBry, SixBry등의 반응생성물들이 결코 부착하지 않기 때문에, 높은 패터닝의 치수정밀을 확보할 수 있다.
상술한 바람직한 에칭조건은, 본 발명자에 의해 티탄폴리사이드막(12)상에서 행해진 에칭실험에 기초해서 획득되었다.
도 3은 본 실시형태의 효과를 지지하는 에칭실험결과를 나타내는 그래프이며, 가스압력(mTorr), 바이어스전력(W) 및, 온도(℃)에 대하여 잔류물의 발생도를 나타낸다.
통상의 에칭조건에서는, 다음: TiTiSi2Si의 에칭비의 대소관계가 있기 때문에, 티탄실리사이드막(11)중에 존재하는 실리콘 노둘이 잔류하게 된다. 그러나, 도 3의 그래프에서, 가스압력을 낮출수록, 바이어스전력을 높게 하거나, 또는, 에칭온도를 낮게 할수록, 잔류물의 발생도가 저감된다는 것을 알았다. 만일 가스압력을 낮추면, 이온의 평균자유행로가 길어져서, 에칭이방성을 향상시킬 수 있다. 더욱이, 바이어스전력을 높게 하면, 이온의 입사에너지가 높아져서, 실리콘 노둘을 강제로 제거할 수 있다. 또, 다음의 이유로, 에칭온도를 낮게 하는 것에 의해 잔류물의 발생도를 저감할 수 있다. TiSi2와 Br라디컬간의 반응성 및 Si와 Br라디컬간의 반응성의 온도의존성을 비교한 경우, TiSi2쪽이 Si에 비해서 반응성의 온도의존성이 크다. 이 때문에, 고온에서는, TiSi2와 Si간의 에칭비의 차가 더욱 뚜렷해지지만, 저온에서는, 에칭비의 차가 저감한다.
도 3에 도시하듯이, 가스압력을 2mTorr이하로 설정하고 바이어스전력을 150W이상으로 설정하면, 잔류물의 발성을 거의 방지할 수 있다. 또, 에칭온도는 60℃이하로 설정하는 것이 바람직하다.
가스압력은 낮을수록 바람직하다. 그러나, 압력이 너무 낮으면, 가스압력을 조절하는 것이 어렵기 때문에, 가스압력은 0.5mTorr이상으로 설정하는 것이 바람직하다. 또, 바이어스전력은 높을수록 바람직하다. 그러나, 장치의 제조제한 등을 고려할 때, 일반적으로 300W이하로 설정하는 것이 바람직하다. 또한, 에칭온도는 낮을수록 바람직하다. 그러나, 온도가 너무 낮으면, 반응생성물의 부착을 진행시켜서 에칭형태를 변경시키기 때문에, 에칭온도는 -10℃이상으로 설정하는 것이 바람직하며, 더욱 적절하게는 20℃이상으로 설정한다.
다음으로, 도 4는 소스전력(W)과 기판온도(℃)에 대한 잔류물의 발생도를 나타내는 그래프이다. 도 4의 그래프에 의하면, 소스전력이 증가할수록, 이온밀도가 증가하고, 잔류물을 스퍼터링에 의해 제거할 확률이 높게 된다.
이 실험에 의하면, 잔류물이 전혀 발생하지 않는, 낮은 가스압력(2mTorr이하), 높은 바이어스전력(150W이상) 및, 저온(60℃이하)하에서는, 티탄실리사이드막(11)에 어떠한 사이드에칭도 발생하지 않는다. 그러나, 이러한 조건을 하층의 폴리실리콘막(10) 및 게이트산화막(9)이 노출된 후에 오버-에칭공정에 적용하는 경우에는, 에칭이 실리콘기판(8)에 도달하기 때문에, 실리콘기판(8)이 손상된다.
도 5는 폴리실리콘막(10)에 대한 사이드에칭양, 가스압력 및, 기판온도간의 관계를 도시하는 그래프이다. 도 5로부터 알 수 있듯이, 기판온도가 높을수록, 측벽보호막을 형성하기가 더욱 어렵고, 그리고 TiSi2와 Br간의 반응성이 높게 되어서, 사이드에칭양이 증대한다. 그러나, 기판온도가 낮으면, 사이드에칭양은 감소될 수 있다.
또, 가스압력이 낮을수록, 이온의 직진성이 증대해서, 에칭이방성이 향상하기 때문에, 사이드에칭이 억제될 수 있다. 또, 5mTorr의 가스압력 하에서는, 폴리실리콘막(10)대 게이트산화막(9)의 선택비는 94이고, 높은 선택비가 획득된다. 그러나, 가스압력이 5mTorr보다 낮으면, 폴리실리콘막(10)과 게이트산화막(9)간의 에칭의 선택비는 저하한다.
상술한 것과 같이, 티탄폴리사이드막(12)의 상층을 구성하는 티탄실리사이드막(11)에 대한 적절한 에칭조건이, 티탄폴리사이드막(12)의 하층을 구성하는 폴리실리콘막(10)에 대한 적절한 에칭조건과 다르기 때문에, 상기 에칭공정을 2단계로 행하는 것이 바람직하다.
그래서, 본 실시형태에 따라서는, 제 1의 에칭단계에 있어서, 낮은 가스압력(약 2mTorr)과 높은 바이어스전력(약 150W) 하에서 이온을 가속해서, 티탄폴리사이드막(12)의 상층부분(폴리실리콘(10)을 포함하는 층)의 이방성에칭을 행하며, 다음으로, 제 2의 에칭단계에 있어서, 상대적으로 높은 가스압력(약 5mTorr)과 낮은 바이어스전력(약 50W) 하에서 이온을 가속해서, 잔류 폴리실리콘막(10)을 에칭하며, 다음으로 게이트산화막(9)의 표층부 상에서 오버-에칭을 행한다.
그러나, 상기의 에칭조건은 적절한 조건의 일 예이며, 앞선 설명에서부터 분명하듯이, 본 발명은 상기 조건으로 한정되지 않는다.
즉, 도 3∼도 5에서 알 수 있듯이, 제 1의 에칭단계에서, HBr가스(제 1의 에칭가스)를 저압(2mTorr이하)으로 보지하면서 플라스마화하고, 이렇게 생성된 플라스마를 높은 바이어스전력(150W이상)으로 가속해서, 저온(60℃이하)에서 티탄폴리사이드막의 상층(티탄실리사이드막)부분을 에칭하며, 다음으로, 제 2의 에칭단계에서, HBr가스(제 2의 에칭가스)를 상대적으로 고압(5∼10mTorr)으로 보지하면서 플라스마화하고, 이렇게 생성된 플라스마를 낮은 바이어스전력(10∼100W)으로 가속해서, 저온(60℃이하)에서 티탄폴리사이드막의 하층(폴리실리콘막)부분을 에칭하는 것에 의해, 상술한 것과 동일한 효과가 획득될 수 있다.
본 발명의 특정구성은 상기 실시예로 한정되지 않으며, 본 발명의 요지를 벗어나지 않는 한, 다양한 설계의 변경 또는 변형들이 본 발명에 포함될 수 있다. 예를 들어, 게이트질화막(실리콘질화막)을 게이트산화막(실리콘산화막)(9) 대신에 사용할 수 있다.
또, 상기 실시형태에서는, 2단계 에칭공정을 행하였지만, 티탄폴리사이드막(12)의 베이스가 게이트산화막(9) 등의 절연막이 아니라면, 동일의 에칭조건으로 이방성에칭을 행해도 좋다.
즉, HBr가스를 전성분 또는 주성분으로 하는 에칭가스를 사용해서, 가스압력을 2mTorr이하로 보지하면서, 이 에칭가스를 플라스마화하고, 바이어스전력을 150W이상으로 보지하면서, 티탄실리사이드막과 폴리실리콘막을 연속적으로 에칭해도 된다.
Ar, N2또는 O2를 포함하는 HBr가스의 혼합가스를, 예를 들어, HBr가스를 주성분으로 하는 에칭가스로서 사용할 수 있다.
상술한 것과 같이, 본 발명의 일 특징에 따라서, HBr가스를 전성분 또는 주성분으로 하는 에칭가스를, 저압(2mTorr이하)으로 보지하면서 플라스마화하고, 이렇게 생성된 플라스마이온을 높은 바이어스전력(150W이상)으로 가속해서, 티탄폴리사이드막을 에칭하는 것으로, TiSi2와 실리콘노둘간의 에칭비의 차가 작게 된다. 그래서, 에칭공정 시에 생성된 잔류물을 더 저감할 수 있다.
또, TiSi2와 Br의 반응성은 비교적 높지만, 낮은 가스압력(2mTorr이하)과 높은 바이어스전력(150W이상) 하에서 이온을 가속하기 때문에, 에칭의 이방성특성이 향상되고, 이 때문에, 사이드에칭을 더욱 억제할 수 있다.
또, 본 발명의 또 다른 특징에 따라서, 제 1의 에칭단계에서는, 우선, 낮은 가스압력(2mTorr이하)과 높은 바이어스전력(150W이상) 하에서 이온을 가속해서, 티탄폴리사이드막의 상층부분(폴리실리콘막을 포함하는 층)의 에칭을 행하고, 다음으로, 제 2의 에칭단계에서는, 상대적으로 높은 가스압력(5∼10mTorr)과 낮은 바이어스전력(10∼100W)으로 이온을 가속해서, 잔류 폴리실리콘막을 에칭한다. 특히, 티탄폴리사이드막의 베이스가 실리콘산화막 등의 절연막인 경우에, 이 2단계 에칭공정이 더욱 효과적이다. 즉, 낮은 가스압력과 높은 바이어스전력의 하에서 티탄실리사이드막을 에칭하는 것으로 잔류물의 생성을 억제할 수 있고, 높은 가스압력과 낮은 바이어스전력 하에서, 잔류 폴리실리콘막의 에칭에 의해 폴리실리콘막과 베이스로 작용하는 절연막간의 높은 선택비를 유지할 수 있기 때문에, 오버-에칭을 경감할 수 있다.
Claims (20)
- 기판상에 폴리실리콘막과 티탄실리사이드막이 순차로 적층되어 있는 티탄폴리사이드막을, 상기 기판에 바이어스전력을 인가한 상태 하에서, 에칭가스의 플라스마에 의해 이방성에칭을 행하는 반도체장치의 제조방법에 있어서,(a) HBr가스를 전성분 또는 주성분으로 하는 에칭가스를 사용하며, 가스압력을 2mTorr이하로 보지하면서, 상기 에칭가스를 플라스마화 하는 단계; 및(b) 바이어스전력을 150W이상으로 보지하면서, 상기 플라스마로, 상기 티탄실리사이드막과 상기 폴리실리콘막을 에칭하는 단계를 포함하는 반도체장치의 제조방법.
- 기판상에 폴리실리콘막과 티탄실리사이드막이 순차로 적층되어 있는 티탄폴리사이드막을, 상기 기판에 바이어스전력을 인가한 상태 하에서, 에칭가스의 플라스마에 의해 이방성에칭을 행하는 반도체장치의 제조방법에 있어서,(a) HBr가스를 전성분 또는 주성분으로 하는 제 1의 에칭가스를 사용하며, 가스압력을 2mTorr이하로 보지하면서, 상기 제 1의 에칭가스를 플라스마화 하는 단계;(b) 바이어스전력을 150W이상으로 보지하면서, 상기 제 1의 에칭가스의 플라스마로, 상기 티탄실리사이드막을 에칭하는 단계;(c) HBr가스를 전성분 또는 주성분으로 하는 제 2의 에칭가스를 사용하며, 상기 가스압력을 5∼10mTorr의 범위로 유지하면서, 상기 제 2의 에칭가스를 플라스마화 하는 단계; 및(d) 상기 바이어스전력을 10∼100W의 범위로 보지하면서, 상기 제 2의 에칭가스의 플라스마로, 상기 폴리실리콘막을 에칭하는 단계를 포함하는 반도체장치의 제조방법.
- 제 2항에 있어서, 상기에서 기판이 반도체기판상에 형성된 절연막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기에서 에칭가스를 감압 가능한 챔버 내로 도입하고, 상기 에칭가스의 챔버에서의 체재시간을 0.001∼0.02초로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 2항에 있어서, 상기에서 제 1의 에칭가스를 감압 가능한 챔버 내로 도입하고, 상기 제 1의 에칭가스의 챔버에서의 체재시간을 0.001∼0.02초로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 2항에 있어서, 상기에서 제 2의 에칭가스를 감압 가능한 챔버 내로 도입하고, 상기 제 2의 에칭가스의 챔버에서의 체재시간을 0.001∼0.02초로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기에서 상기 티탄실리사이드막상에 형성된 실리콘산화막이 상기 에칭단계 시에 마스크로서 이용되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기에서 티탄실리사이드막상에 형성된 실리콘질화막이 상기 에칭단계 시에 마스크로서 이용되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 2항에 있어서, 상기에서 티탄실리사이드막상에 형성된 실리콘산화막이 상기 에칭단계 시에 마스크로서 이용되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 2항에 있어서, 상기에서 티탄실리사이드막상에 형성된 실리콘질화막이 상기 에칭단계 시에 마스크로서 이용되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 2항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 3항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 5항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 7항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 9항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 10항에 있어서, 상기에서 에칭단계에서의 기판온도를 60℃이하로 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
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