KR100489599B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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마루야마다카히로
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 HBr/O2계 가스를 이용한 고선택 오버에칭 공정에 있어서 문제로 되고 있었던, 게이트 전극 단부의 형상이 테이퍼화하는 것을 방지하는 것으로, 반도체 웨이퍼 상에 형성된 절연막 상의 전극이나 배선을 에칭하는 공정에서, 메인 에칭 공정에 이어지는 HBr/O2계 가스를 이용한 오버에칭 공정을 복수의 단계로 분할하고, 또한, 제 1 오버에칭 공정의 O2 첨가량이 제 2 오버에칭 공정의 O2 첨가량보다도 적어지도록 함으로써, 오버에칭 공정 초기에 챔버벽에서 공급되는 부착물의 방출량을 감소시킬 수 있고, 이것에 의해 게이트 전극 측벽에 부착되는 박막 생성물량이 감소되므로 이방성 에칭 형상을 실현할 수 있다. 또한, 하지 절연막에 손상을 주는 일없이 전극이나 배선을 에칭할 수 있어, 고선택 오버에칭 공정이 실현된다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 극히 박막인 게이트 절연막 상에 형성된 전극 또는 배선 재료를 에칭하는 방법에 관한 것이다.
반도체 장치 중에서도, 논리 회로나 시스템 LSI에 이용되고 있는 트랜지스터는 고성능이 요구된다. 그 때문에, 현재, 게이트 절연막의 두께는 3㎚ 이하로 설정되어 있고, 또한 2㎚ 이하까지 얇게 하기 위한 개발이 행해지고 있다. 또한, 게이트 전극 길이에 대해서도, 0.1㎛(100㎚) 이하에까지 미세화하기 위한 개발이 행해지고 있다. 이와 같은 미세한 게이트 전극 형성을 위한 에칭에 있어서는, 이 얇은 게이트 절연막에 대한 손상을 방지하면서, 게이트 전극에 대한 고도의 치수 마무리 정밀도가 요구된다. 이와 같은 요구에 대하여, 게이트 전극 재료를 에칭하면서 게이트 절연막을 깎지 않는 고선택 에칭 방법에 대하여 몇가지 제안이 이루어지고 있다.
도 11은 J.Vac.Sci.Technol.B18(1), 156에 개시된 종래의 반도체 장치의 제조 방법을 나타내는 흐름도이며, 비정질 Si 게이트 전극의 에칭에 대하여, 염소(Cl2), 브롬화수소(HBr), 산소(O2)를 포함하는 가스를 이용한 게이트 전극의 메인 에칭과, HBr와 O2를 포함하는 가스를 이용한 게이트 절연막의 오버에칭을 조합하여, 게이트 전극 재료를 에칭하면서 게이트 절연막을 깎지 않는 고선택 에칭을 실현한 반도체 장치의 제조 방법에 대하여 개시되어 있다.
이 반도체 장치의 제조 방법은 도 12에 도시한 바와 같은, 두께 1.8㎚의 게이트 절연막(2), 두께 150㎚의 비정질 Si(3) 및 두께 50㎚의 TEOS 산화막으로 구성된 마스크(4)를 갖춘 반도체 기판(1)에 대해, 헬리콘플라즈마 RIE 장치 등의 에칭 장치를 이용한 에칭을 행하여 도 13에 도시한 바와 같은 게이트 전극(3')의 형성을 행하는 것이다.
이와 같은 반도체 장치의 제조 방법에 있어서는, 게이트 전극(3')의 에칭(메인 에칭)은 염소(Cl2), 브롬화수소(HBr), 산소(O2)의 혼합 가스를 상술한 헬리콘플라즈마 RIE 장치에 도입하고, RF 바이어스 전력이 150W인 조건으로 반응성플라즈마를 생성함으로써 행해져, 마스크(4)가 형성되어 있지 않은 부분의 비정질 Si(3)가 에칭된다. 또한, 이 때, 챔버 내에 설치된 엘립소메트리막 두께 모니터에 의해 비정질 Si(3)의 잔여막 두께가 모니터링되고, 에칭이 진행되어 비정질 Si(3)의 잔여막 두께가 30㎚로 되면, 게이트 절연막(2)이 깎이지 않는 것과 같은 고선택(게이트 전극층/게이트 절연막 두께의 에칭 레이트비 100 이하) 에칭 조건으로 전환된다(이하, 오버에칭 공정이라고 부름). 이 오버에칭 공정에 있어서는, HBr(50sccm)과 O2(8sccm)의 혼합 가스(O2 첨가량은 대략 14%)에 의해, 헬리콘플라즈마 RIE 장치의 RF 바이어스 전력이 60W인 조건으로 게이트 절연막 상에 남은 비정질 Si가 일정 시간 에칭된다.
도 13은 이와 같은 반도체 장치의 제조 방법에 의해, 종점 판정 시(비정질 Si(3)의 잔여막 두께 30㎚를 검출하는 시점)까지 에칭을 행한 후의 게이트 전극(3')의 단면도이고, 참조 부호 5는 메인 에칭 후에 남은 30㎚의 비정질 실리콘을 나타내고 있다. 또한, 도 14는 이와 같은 반도체 장치의 제조 방법에 의해 오버에칭까지 에칭 처리를 행한 후의 게이트 전극(3')의 단면도이며, 참조 부호 6은 게이트 전극 측벽에 부착된 SiBrxOy 등의 퇴적물을 나타내고 있다.
종래 게이트 전극의 에칭은 상술한 방법에 의해 행해지고, 그 결과, 얻어진 종래의 게이트 전극은 도 13에 도시하는 바와 같은 단면 테이퍼 형상을 갖고 있었다. 이와 같은 테이퍼 형상은 그 테이퍼 각도의 안정적인 제어가 곤란하며 게이트 치수의 격차를 야기하여, 반도체 장치의 제조 방법에 있어서 문제로 되고 있었다. 또한, 장래에, 게이트 길이 Lg가 0.1㎛ 이하인 장치의 제조에 있어서는, 이 게이트 치수의 편차가 장치의 제품 비율을 저하시킬 것도 충분히 예상된다. 또한, 극히 박막인 게이트 절연막(Tox<3㎚) 상에 게이트 전극을 형성하는 경우에 있어서, 이방성 에칭 형상을 얻으려고 오버에칭의 O2 첨가량을 감소시키는, 즉 저 선택인 비교적 강한 오버에칭의 조건으로 하면, 도 15에 도시하는 바와 같이, 게이트 절연막도 에칭되어 게이트 산화막에 관통이 발생한다고 하는 문제도 있었다.
이와 같은 문제에 대하여, 본 발명은, 절연막 상의 Si를 함유한 전극이나 배선의 에칭에 있어서, 이방성 에칭 형상이 얻어지고, 또한 하지 절연막이 극히 박막인 경우에도 절연막의 관통을 발생시키는 일없이 전극이나 배선을 에칭할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 표면에 마련된 절연막 상에 형성된, 전극 또는 배선 재료에 에칭 처리를 실시하여 절연막을 노출시키는 메인 에칭 공정과, 메인 에칭 공정 후에, 할로겐 가스와 할로겐 가스에 의한 절연막의 에칭을 억제하는 효과를 갖는 첨가 가스로 이루어지는 제 1 혼합 가스를 이용한 에칭에 의해, 메인 에칭 공정의 에칭 처리에 의해 에칭되지 않은 전극 또는 배선 재료의 에칭 잔여물을 에칭하는 제 1 오버에칭 공정과, 제 1 오버에칭 공정 후에, 제 1 혼합 가스보다도 많은 비율의 첨가 가스량을 갖는 할로겐 가스와 첨가 가스로 이루어지는 제 2 혼합 가스를 이용한 에칭에 의해, 에칭 잔여물을 에칭하는 제 2 오버에칭 공정을 갖는 것이다.
본 발명에 의해 이용되는 첨가 가스는 O2 또는 N2 중 어느 하나 또는 그 조합으로 할 수 있다.
본 발명에 의해 이용되는 할로겐 가스는 HBr, Cl2, HCl 또는 HI 중 어느 하나 또는 그 조합으로 할 수 있다.
(실시예 1)
도 1은 본 발명에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이며, 도 2 내지 도 5는 본 발명에 따른 반도체 장치의 제조 방법을 실시한 경우의, 각 공정에서의 반도체 장치의 단면 구성을 설명하는 도면이다. 이와 같은 제조 방법에 이용되는 반도체 장치는, 반도체 기판(1)(Si 웨이퍼) 상에 게이트 절연막(2)(SiO2), 게이트 전극(3)(Poly-Si) 및 마스크(4)(TEOS 산화막)가 마련된 것이다(도 2). 이하, 도 1에 도시된 흐름에 따라서 제조 방법을 설명한다. 이와 같은 반도체 장치의 제조 방법에 있어서는, 우선 처음에, 예컨대, Cl2, HBr 및 O2의 혼합 분위기 내에서 Poly-Si 등으로 이루어지는 게이트 전극이나 배선 재료에 대하여 메인 에칭 공정에 있어서 에칭을 실행한다(도 3). 이 때, 하지 재료인 게이트 절연막의 노출 유무를, 예컨대, 플라즈마 발광이나 엘립소메트리에 의해 항상 모니터링해 둔다. 그리고, 하지 재료인 게이트 절연막의 일부 노출이 확인되면, 분위기 가스를, 예컨대, HBr/O2계 가스로 교환하여, O2 첨가량이 적은 비교적 강한 오버에칭 조건인 제 1 오버에칭 공정에 의해 게이트 전극 측벽으로의 퇴적에 의해 생성된 물질(이하, 퇴적물이라고 부름)의 부착을 억제하면서, 게이트 전극의 에칭 형상을 갖춘다(도 4). 제 1 오버에칭 공정 개시로부터 소정 시간 경과 후, 제 1 오버에칭 공정에서의 O2 첨가량보다도 많은 O2 첨가량을 갖는 분위기 가스로 전환하여, 비교적 약한 오버에칭 조건인 제 2 오버에칭 공정에 의해 게이트 절연막 상에 남아 있는 Poly-Si의 잔여물을 에칭한다. 이것에 의해, 게이트 절연막에 관통을 발생시키는 일없이, 수직인 에칭 형상을 실현할 수 있다(도 5).
여기서, 제 1 오버에칭 공정 개시로부터 소정의 시간 경과 후란, 제 1 오버에칭 공정에서의 오버에칭 시간과 제 2 오버에칭 공정에서의 오버에칭 시간의 비가 대략 1/3 이하로 되는 시간을 말한다. 구체적으로는, 제 2 오버에칭 공정에서의 오버에칭 시간이 1분인 경우에 대략 20초 이하, 제 2 오버에칭 공정에서의 오버에칭 시간이 1분 30초인 경우에 대략 30초 이하, 제 2 오버에칭 공정에서의 오버에칭 시간이 2분인 경우에 대략 40초 이하의 시간 경과를 의미한다. 이와 같이, 메인 에칭 공정에 의해 완전히 제거할 수 없는 에칭 잔여물의 제거를 목적으로 한 오버에칭 공정을, 에칭 가스가 게이트 전극 재료를 깎는 효과를 억제하는 O2 등의 첨가 가스량을 조정하여 비교적 강한 오버에칭 조건인 제 1 오버에칭 공정과 비교적 약한 오버에칭 조건인 제 2 오버에칭 공정으로 나누는 것에 의해, 하지로서 존재하는 게이트 절연막을 손상하는 일 없이, 단면 테이퍼 형상을 갖지 않는 게이트 전극이 얻어지는 반도체 장치의 제조 방법이 실현된다.
이하에, 이와 같은 반도체 장치의 제조 방법을 이용하여, TEOS 산화막 두께 50㎚, Poly-Si 게이트 전극 두께 200㎚, 게이트 절연막 두께 2㎚인 반도체 장치에 있어서 게이트 길이 0.12㎛의 게이트 전극을 작성하는 방법에 대하여 설명한다. 여기서는 ECR-RIE 장치(8인치 웨이퍼용 시작기, 챔버 내경=350㎜, 펌프의 배기 속도=20001/min)를 이용하여, 반도체 장치를 설치하는 스테이지 온도(-5℃)와 자장 발생용의 코일 전류값은 각 공정에서 일정하게 했다.
우선 최초, 상술한 반도체 장치에 대하여, 메인 에칭 공정으로서 Cl2(45sccm), HBr(100sccm), O2(7sccm)의 혼합 분위기 내에서 가스 압력=3mTorr(대략 0.4Pa), 마이크로파 전력=500W, RF 바이어스 전력=40W의 조건으로 게이트 절연막의 일부가 노출될 때까지 Poly-Si의 에칭 속도=150㎚/min의 에칭 속도로 에칭을 실시했다.
다음으로, 제 1 오버에칭 공정으로서, HBr(100sccm), O2(3sccm)의 혼합 분위기(O2 첨가량=2.9%)에서, 가스 압력=3mTorr, 마이크로파 전력=500W, RF 바이어스 전력=40W의 조건(Poly-Si의 에칭 속도=120㎚/min)으로 15초간 에칭을 행했다.
그 후, 제 2 오버에칭 공정으로서, 제 1 오버에칭 공정보다도 O2 유량을 증대시키고, HBr(100sccm), O2(10sccm)의 혼합 분위기(O2 첨가량=9%)에서, 가스 압력=3mTorr, 마이크로파 전력=500W, RF 바이어스 전력=40W의 조건(Poly-Si의 에칭 속도=125㎚/min)으로 60초간 에칭을 행했다.
그 결과, 게이트 절연막(두께: 2㎚)에 관통을 발생시키는 일없이 게이트 전극을 에칭할 수 있어, 종래, CD 시프트(에칭 마무리 치수로부터 TEOS 마스크 치수를 뺀 값)가 20㎚ 이하이던 것을 CD 시프트가 3㎚ 이하로까지 감소시킬 수 있었다(즉, 수직인 에칭 형상이 얻어졌음). 또한, 이것에 의해 반도체 장치의 성능이나 생산성이 향상되었다.
또, 상술한 예에서는, 메인 에칭으로부터 제 1 오버에칭으로의 전환은 게이트 절연막의 일부가 노출된 시점에서 실행됐지만, 게이트 절연막이 노출되기 전, 예컨대 게이트 전극의 나머지 두께가 30㎚ 이하인 정도에서 전환해도 마찬가지의 효과가 얻어진다. 또한, 이 에칭 종점의 검출은 플라즈마 발광 모니터나 레이저 엔드 포인트 등의 종점 검출 방법에 의해 실행할 수 있다.
또한, 반도체 장치의 마스크 재료로는 상술한 TEOS 산화막에 한정되지 않고, SiN이나 포토레지스트라도 무방하고, 또한, 메인 에칭의 대상으로 되는 것은, 비정질 실리콘막, 불순물을 주입한 도핑 폴리실리콘막, 폴리사이드 구조(WSi/Poly-Si)나 폴리메탈 구조(W/WN/Poly-Si)로 구성되는 게이트 전극이어도 무방하고, 또한, 게이트 전극뿐만 아니라, 이들 막 구조를 가진 배선 등이어도 관계없다.
본 발명에 이용되는 에칭 장치에서는, 상술한 ECR-RIE 장치에 한정되는 일없이, 다른 플라즈마 생성방식의 에칭 장치로도 마찬가지의 효과가 얻어진다.
또한, 오버에칭 공정에 이용하는 에칭 가스로서는, HBr, Cl2, HCl 또는 HI 중 어느 하나 또는 그 조합으로 이루어지는 할로겐 가스를 이용할 수 있고, 이들 가스에 희가스(He, Ar)나 N2 등의 비활성 가스를 첨가한 경우에도 마찬가지의 효과가 얻어진다.
다음으로, 본 발명에 따른 반도체 장치의 제조 방법을 이용함으로써, 수직인 단면 형상을 갖는 게이트 전극이 얻어지는 이유에 대하여 검토한 결과를 이하에 설명한다.
도 6은 본 발명에 따른 반도체 장치의 제조 방법에서의, 오버에칭 개시 후의 게이트 절연막 두께의 변화를 나타낸 도면이다. 에칭 조건은 도 1과 동일하다. 도 6에서 알 수 있듯이, 에칭이 시작되고 있음에도 불구하고 게이트 절연막의 막 두께는 오버에칭의 초기에 증가하고 있다.
본원 발명자는 이와 같은 현상에 대하여 이하에 나타낸 바와 같은 여러가지 각도에서 검토하고, 오버에칭의 개시 초기에, 챔버벽에 부착되고 있는 증착물(퇴적물)이 가스의 교환이나 온도 변화 또는 플라즈마 등의 영향으로 챔버벽에서 방출되어 반도체 장치 상으로 날라옴으로써, 게이트 절연막의 막 두께 증가가 발생하고 있는 것은 아닌가 하고 추정하는 것에 이르렀다.
도 7은 본 발명에서 이용된 반도체 장치에 대하여, 고 O2 농도의 종래 조건(O2 농도:2O% 이하, 여기서는 9%로 했음) 및 저 O2 농도의 조건(O2 농도:5% 이하, 여기서는 2.9%로 했음)으로 오버에칭을 실시했을 때의 게이트 절연막의 잔여막 두께의 시간 변화를 조사한 결과이다. 이용한 가스의 종류는 도 1의 경우와 마찬가지이다. 도면에서 알 수 있듯이, 종래 이용되고 있었던 것과 같은 고 O2 농도의 가스 조성에서는 게이트 산화막의 에칭은 거의 진행되지 않고, 한편, O2 첨가량이 적은 가스 조성에서는 게이트 절연막의 에칭이 진전되어, 최종적으로는 관통이 발생하고 있다.
또한, 도 8은 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 오버에칭 개시 5초 후에 웨이퍼 상에 퇴적하는 퇴적물(SiBrxOy) 량의 산소 농도 의존성을 나타낸 도면이다. 이용한 가스의 종류는 도 1의 경우와 마찬가지이다. 도 8에 도시하는 바와 같이 오버에칭 개시 5초 후에 웨이퍼 상에 퇴적되는 퇴적량은 O2 농도의 증가와 함께 증대하고 있다. 또, 본 발명에 따른 반도체 장치의 제조 방법에서 얻어지는, 퇴적물의 퇴적량을 억제하는 효과는 제 1 오버에칭 공정에서의 O2 첨가량보다도 제 2 오버에칭 공정에서의 O2 첨가량이 많은 경우에 얻어지지만, 도 8로부터, 제 1 오버에칭 시의 O2 첨가량은 5% 이하인 것이 바람직하고, 3% 이하이면 더 바람직한 것을 알 수 있다.
또한, 얇은 게이트 산화막 상의 게이트 전극을 에칭하는 경우에, 제 1 오버에칭의 O2 첨가량을 저하시키면 에칭의 선택적 효과(게이트 전극 재료만을 에칭하고, 게이트 절연막은 에칭되지 않은 것을 말함)가 저하되기 때문에, 게이트 산화막에 관통이 발생하는 경우가 있다. 이 경우에는, 제 1 오버에칭 공정에 의해 에칭 장치에 인가하는 RF 바이어스 전력을, 제 2 오버에칭 공정으로써 인가하는 RF 바이어스 전력에 비해 억제함으로써, 에칭의 선택적 효과를 저하시키게 되는 퇴적물의 부착량을 감소시킬 수 있다.
도 9는 상술한, 본 발명에 따른 반도체 장치의 제조 방법에서의, 퇴적물의 퇴적 레이트의 오버에칭 시간 의존성을 나타내는 도면이다. 이용한 가스의 조성은 도 1의 경우와 마찬가지이다. 웨이퍼 상에 공급되는 퇴적물의 퇴적 레이트는, 도 9에 도시하는 바와 같이, 오버에칭 시간의 증가에 따라 급격히 감소하고 있다. 이것으로부터, 오버에칭 중에 웨이퍼 상에 공급되는 퇴적물은, 오버에칭 개시 후 5초∼10초 사이에 대폭 감소하여, 15초∼30초에서 완전히 소실되는 것을 알 수 있다.
다음으로, 본 발명에 따른 반도체 장치의 제조 방법을 이용함으로써, 게이트 전극의 측면에서의 단면 테이퍼 형상의 형성이 억제되지만, 이것에 대해서는, 아래와 같이 생각할 수 있다. 즉, 종래의 반도체 장치의 제조 방법에 있어서는, 도 14에 도시한 바와 같이, 메인 에칭 후에 존재하는 게이트 전극 측면의 테이퍼 부분을, 날라온 퇴적물이 피복하는 것으로 생각된다. 그 때문에, 이 퇴적물에 의해 그 후의 오버에칭이 억제되고, 게이트 전극 단부의 테이퍼 형상을 가진 부분은 에칭되지 않고 남는다. 그 때문에, 오버에칭 공정의 종료 후에 반도체 장치가 세정되면, 테이퍼부에 존재한 퇴적물이 제거되어, 테이퍼 형상을 가진 게이트 전극이 드러나는 것으로 생각된다.
다음으로, 에칭 형상의 테이퍼 각도의 스테이지 온도 의존성에 대하여 조사한 결과를 설명한다. 도 10에서, ○은, 도 1에 의해 설명한 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 반도체 장치를 유지하는 스테이지의 온도를 변화시키고, 그 결과 얻어진 게이트 전극 단부의 테이퍼 형상과의 관계를 나타낸 도면이다. 또한, ●은 비교를 위한, 종래의 반도체 장치의 제조 방법(1단계의 오버에칭)에 있어서, 반도체 장치를 유지하는 스테이지의 온도를 변화시켜 게이트 전극 단부의 테이퍼 형상을 측정한 도면이다.
종래 방법에 의해 제조되는 반도체 장치는, 웨이퍼를 적재하는 스테이지 온도가 0℃ 이하인 경우에는, 다량의 퇴적물의 부착에 의해, 큰 테이퍼 형상(테이퍼 각도가 작음)을 갖고 있었다. 그러나, 본 발명에 의해, 스테이지 온도가 O℃ 이하인 경우에도 이방성 에칭 형상을 얻을 수 있다는 것이 확인된다.
제 1 오버에칭 공정에서의 오버에칭 시간은 상술한 도 7 및 9로부터, 5초에서 10초, 바람직하게는 15초에서 30초 정도가 바람직하고, 이 시간은 챔버의 크기, 챔버 부재 또는 인가되는 RF 바이어스 전력 등에 의해 최적값이 변동하지만, 제 1 오버에칭 공정에서의 오버에칭의 시간과 제 2 오버에칭 공정에서의 오버에칭 시간의 비율로 환산하면, 대강 1/4 내지 1/3, 즉, 전체 오버에칭 시간 중 대략 1/5 내지 1/4 정도의 시간이면 좋다고 생각된다.
또한, 제 1 오버에칭 공정에서의 O2 첨가량으로서는, 도 8로부터 5% 이하인 경우에 유효하고, 3∼4%이면 더 바람직하다.
이상, 본원 발명자는 상술한 현상의 발견에 근거하여, 전극이나 배선 재료를 에칭하는 메인 에칭 공정에 계속되는 제 1 오버에칭 공정으로서, O2 첨가량이 적은 비교적 강한 오버에칭의 조건으로 퇴적물의 공급이 없어지는 시간 이상 오버에칭을 실시하고, 그 후, O2 첨가량이 많은 비교적 약한 오버에칭의 조건의 제 2 오버에칭 공정으로 전환함으로써, 이방성 에칭 형상을 얻으면서 게이트 절연막의 관통이 없는 전극이나 배선 재료의 선택적 에칭을 실현할 수 있는 것을 발견하여, 본원 발명에 도달한 것이다.
이상, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 표면에 마련된 절연막 상에 형성된, 전극 또는 배선 재료에 에칭 처리를 실시하여 절연막을 노출시키는 메인 에칭 공정과, 이 메인 에칭 공정 후에, 할로겐 가스와 이 할로겐 가스에 의한 절연막의 에칭을 억제하는 효과를 갖는 첨가 가스로 이루어지는 제 1 혼합 가스를 이용한 에칭에 의해, 메인 에칭 공정의 에칭 처리에 의해 에칭되지 않은 전극 또는 배선 재료의 에칭 잔여물을 에칭하는 제 1 오버에칭 공정과, 제 1 오버에칭 공정 후에, 제 1 혼합 가스보다도 많은 비율의 첨가 가스량을 갖는 할로겐 가스와 첨가 가스로 이루어지는 제 2 혼합 가스를 이용한 에칭에 의해, 에칭 잔여물을 에칭하는 제 2 오버에칭 공정을 갖고 있기 때문에, 오버에칭 공정의 초기 단계에 챔버벽 등으로부터 날라오는 퇴적물의 영향을 감소시킨 뒤에, 절연막에 손상을 주는 일없이, 수직인 단면 형상을 가진 전극 또는 배선 재료를 형성할 수 있는 반도체 장치의 제조 방법이 실현된다.
또한, 본 발명에 있어서, 첨가 가스로서 O2 또는 N2 중 어느 하나 또는 그 조합에 의해 구성되는 가스를 이용한 경우에는, 할로겐 가스에 의한 절연막의 에칭을 억제하는 효과가 크기 때문에, 선택성의 조정을 간단하게 실행할 수 있어, 소정의 선택성이 용이하게 얻어진다.
또한, 본 발명에 있어서, 할로겐 가스로서 HBr, Cl2, HCl 또는 HI 중 어느 하나 또는 그 조합으로 이루어지는 가스를 이용한 경우에는, 금속이나 Si계와 같은 여러가지 재질의 전극 및 배선 재료에 대하여 에칭 효과를 갖기 때문에, 적용 범위가 넓어 바람직하다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법을 나타내는 흐름도,
도 2는 본 발명에 따른 반도체 장치의 제조 방법에 이용되는 반도체 장치의 게이트 에칭 전의 단면 구조를 나타내는 도면,
도 3은 본 발명에 따른 반도체 장치의 제조 방법에 이용되는 반도체 장치의 메인 에칭 후의 단면 구조를 나타내는 도면,
도 4는 본 발명에 따른 반도체 장치의 제조 방법에서의 반도체 장치의 제 1 오버에칭 후의 단면 구조를 나타내는 도면,
도 5는 본 발명에 따른 반도체 장치의 제조 방법에서의 반도체 장치의 제 2 오버에칭 후의 단면 구조를 나타내는 도면,
도 6은 본 발명에 이용되는 반도체 장치에서의 게이트 절연막 두께의 오버에칭 시간 의존성을 나타내는 도면,
도 7은 본 발명에 이용되는 반도체 장치에서의 게이트 절연막 두께의 오버에칭 시간 의존성의 산소 농도와의 관계를 나타내는 도면,
도 8은 본 발명에 이용되는 반도체 장치에서의 퇴적물의 퇴적량의 산소 첨가량 의존성을 나타내는 도면,
도 9는 본 발명에 이용되는 반도체 장치에서의 퇴적물의 퇴적 레이트의 오버에칭 시간 의존성을 나타내는 도면,
도 10은 본 발명에 이용되는 반도체 장치에서의 게이트 전극 단부의 테이퍼각의 스테이지 온도 의존성을 나타내는 도면,
도 11은 종래의 반도체 장치의 제조 방법을 나타내는 흐름도,
도 12는 종래의 반도체 장치의 제조 방법에 이용되는 반도체 장치의 게이트 에칭 전의 단면 구조를 나타내는 도면,
도 13은 종래의 반도체 장치의 제조 방법에 이용되는 반도체 장치의 메인 에칭 후의 단면 구조를 나타내는 도면,
도 14는 종래의 반도체 장치의 제조 방법에 이용되는 반도체 장치의 오버에칭 후의 단면 구조를 나타내는 도면,
도 15는 종래의 반도체 장치의 제조 방법에 이용되는 반도체 장치의 게이트 절연막의 관통을 설명하는 단면 구조를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 절연막
3 : 비정질 실리콘 3' : 게이트 전극
4 : 마스크 5 : 게이트 전극 재료의 잔여물
6 : 퇴적물 7 : 게이트 절연막의 관통

Claims (3)

  1. 반도체 기판 표면에 마련된 절연막 상에 형성된, 전극 또는 배선 재료에 에칭 처리를 실시하여 상기 절연막을 노출시키는 메인 에칭 공정과,
    이 메인 에칭 공정 후에, HBr, Cl2, HCl 또는 HI 중 어느 하나 또는 그 조합으로 이루어지는 할로겐 가스와 이 할로겐 가스에 의한 상기 절연막의 에칭을 억제하는 효과를 갖는 O2 또는 N2 중 어느 하나 또는 그 조합으로 이루어지는 첨가 가스로 이루어지고, 그 첨가 가스의 비율은 반도체 장치 상에 날라오는 퇴적물의 퇴적량이 소정값을 넘지 않는 것인 제 1 혼합 가스를 이용한 비교적 강한 오버 에칭 조건에서의 에칭에 의해, 상기 메인 에칭 공정의 에칭 처리에 의해 에칭되지 않은 상기 전극 또는 상기 배선 재료의 에칭 잔여물을 에칭하여 상기 퇴적물의 공급이 없어 질 때까지 계속되는 제 1 오버에칭 공정과,
    이 제 1 오버에칭 공정 후에, 상기 제 1 혼합 가스보다도 많은 비율의 상기 첨가 가스량을 갖는 상기 할로겐 가스와 상기 첨가 가스로 이루어지는 제 2 혼합 가스를 이용한 비교적 약한 오버 에칭 조건에서의 에칭에 의해, 상기 에칭 잔여물을 에칭하는 제 2 오버에칭 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 혼합 가스에 있어서의 첨가 가스가, 첨가량이 5% 이하의 O2인 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전극 또는 배선 재료가 Si를 포함하여 이루어지는 반도체 장치의 제조 방법.
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