JP2527545B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2527545B2 JP2527545B2 JP61271412A JP27141286A JP2527545B2 JP 2527545 B2 JP2527545 B2 JP 2527545B2 JP 61271412 A JP61271412 A JP 61271412A JP 27141286 A JP27141286 A JP 27141286A JP 2527545 B2 JP2527545 B2 JP 2527545B2
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- JP
- Japan
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- annealing
- semiconductor substrate
- semiconductor device
- heat treatment
- manufacturing
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LSIの製造方法に関する。特に高集積化さ
れた半導体装置において有効である。
れた半導体装置において有効である。
本発明は、半導体基板に高エネルギーで不純物イオン
を注入した後、後工程の低温熱処理する前に、高温アニ
ール処理をして、注入ダメージによる不純物の増速拡散
を抑制することを特徴とする。
を注入した後、後工程の低温熱処理する前に、高温アニ
ール処理をして、注入ダメージによる不純物の増速拡散
を抑制することを特徴とする。
従来は、マスクROMのデータの書き込み、Well形成な
どに、シリコン基板への高エネルギー注入を行っていた
が、その後には何ら処理もなく高エネルギー注入でその
工程を終えていた。
どに、シリコン基板への高エネルギー注入を行っていた
が、その後には何ら処理もなく高エネルギー注入でその
工程を終えていた。
シリコンへの高エネルギーイオン注入は、マスクROM
のデータの書き込み、Well形成などに用いられるが、シ
リコン基板中に注入された不純物のプロフアイルは後工
程の熱処理及びアニール時に再分布をし、2次結晶欠陥
を発生させ、ROMデータを書き込むトランジスタの微細
化、Well−Well間の微細化を困難にし、LSIの高集積
化、高信頼化を妨げていた。
のデータの書き込み、Well形成などに用いられるが、シ
リコン基板中に注入された不純物のプロフアイルは後工
程の熱処理及びアニール時に再分布をし、2次結晶欠陥
を発生させ、ROMデータを書き込むトランジスタの微細
化、Well−Well間の微細化を困難にし、LSIの高集積
化、高信頼化を妨げていた。
本発明はかかる従来の欠点を補ない、高エネルギー不
純物イオン注入の再分布を抑制し、LSIの高集積化を可
能にすることを目的とする。
純物イオン注入の再分布を抑制し、LSIの高集積化を可
能にすることを目的とする。
本発明の半導体装置の製造方法は、半導体基板に不純
物を600KeV以上の高エネルギーでイオン注入する工程、
前記半導体基板を1000℃以上の温度の秒単位アニールに
より前記半導体基板中の結晶欠陥を回復させるアニール
工程、 しかる後に前記半導体基板を前記アニール工程より低
温かつ長時間の熱処理を行う熱処理工程を有することを
特徴とする。
物を600KeV以上の高エネルギーでイオン注入する工程、
前記半導体基板を1000℃以上の温度の秒単位アニールに
より前記半導体基板中の結晶欠陥を回復させるアニール
工程、 しかる後に前記半導体基板を前記アニール工程より低
温かつ長時間の熱処理を行う熱処理工程を有することを
特徴とする。
以下実施例を用いて説明する。
第1図は、シリコン基板にボロンを室温にて5×1013
cm-2ドーズを1.5MeVの高エネルギー注入した場合の800
℃20分の低温熱処理後のキヤリアプロフアイルと本発明
による1000℃10秒の高温短時間熱処理後のキヤリアプロ
フアイルを示す。第一図から明らかなように、800℃の
低温熱処理では、イオン注入ダメージが存在するため表
面方向への再分布が大きい、また同時に結晶の乱れが生
じる。この増速拡散と2次欠陥はリンのように重いイオ
ン注入のほうが大きい。一方1000℃の高温熱処理では、
イオン注入のダメージ回復が速く、不純物の再分布は小
さい。また結晶の乱れも生じない。さらに1000℃10秒高
温熱処理後に、800℃20分の低温熱処理を行なっても、
ボロンの分布は、1000℃10秒後のプロフアイルを保ち、
結晶の乱れもない。従つて、本発明によれば、高いエネ
ルギーで不純物を注入した時の、イオン照射ダメージに
よる増速拡散及び2次欠陥の発生を最小限に抑制でき
る。
cm-2ドーズを1.5MeVの高エネルギー注入した場合の800
℃20分の低温熱処理後のキヤリアプロフアイルと本発明
による1000℃10秒の高温短時間熱処理後のキヤリアプロ
フアイルを示す。第一図から明らかなように、800℃の
低温熱処理では、イオン注入ダメージが存在するため表
面方向への再分布が大きい、また同時に結晶の乱れが生
じる。この増速拡散と2次欠陥はリンのように重いイオ
ン注入のほうが大きい。一方1000℃の高温熱処理では、
イオン注入のダメージ回復が速く、不純物の再分布は小
さい。また結晶の乱れも生じない。さらに1000℃10秒高
温熱処理後に、800℃20分の低温熱処理を行なっても、
ボロンの分布は、1000℃10秒後のプロフアイルを保ち、
結晶の乱れもない。従つて、本発明によれば、高いエネ
ルギーで不純物を注入した時の、イオン照射ダメージに
よる増速拡散及び2次欠陥の発生を最小限に抑制でき
る。
以上説明したように本発明によれば、高エネルギーイ
オン注入不純物の再分布と2次欠陥を最小に抑制するた
め、トランジスタやWell−Well間の微細化を可能にし、
LSIの高集積化、高信頼性化を容易にする半導体装置の
製造方法を提供する。
オン注入不純物の再分布と2次欠陥を最小に抑制するた
め、トランジスタやWell−Well間の微細化を可能にし、
LSIの高集積化、高信頼性化を容易にする半導体装置の
製造方法を提供する。
第1図は1.5MeV,5×1013cm-2ボロン注入層のアニール後
のキヤリアプロフアイル。 破線は800℃20分の低温アニール後のプロフアイル。実
線は、本発明による1000℃10秒アニール後のプロフアイ
ル。なお1000℃10秒アニールに続いて800℃20分の低温
アニールを行なっても実線のプロフアイルを保つ。
のキヤリアプロフアイル。 破線は800℃20分の低温アニール後のプロフアイル。実
線は、本発明による1000℃10秒アニール後のプロフアイ
ル。なお1000℃10秒アニールに続いて800℃20分の低温
アニールを行なっても実線のプロフアイルを保つ。
Claims (2)
- 【請求項1】半導体基板に不純物を600KeV以上の高エネ
ルギーでイオン注入する工程、前記半導体基板を1000℃
以上の温度の秒単位アニールにより前記半導体基板中の
結晶欠陥を回復させるアニール工程、 しかる後に前記半導体基板を前記アニール工程より低温
かつ長時間の熱処理を行う熱処理工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項2】前記アニール工程は、ランプ又はグラファ
イトヒータを使用することを特徴とする特許請求の範囲
第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61271412A JP2527545B2 (ja) | 1986-11-14 | 1986-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61271412A JP2527545B2 (ja) | 1986-11-14 | 1986-11-14 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63124519A JPS63124519A (ja) | 1988-05-28 |
JP2527545B2 true JP2527545B2 (ja) | 1996-08-28 |
Family
ID=17499683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61271412A Expired - Lifetime JP2527545B2 (ja) | 1986-11-14 | 1986-11-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2527545B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0847078A4 (en) * | 1996-06-24 | 2000-10-04 | Matsushita Electric Ind Co Ltd | MANUFACTURING METHOD OF SEMICONDUCTOR ARRANGEMENTS |
JP2000323427A (ja) * | 1999-03-05 | 2000-11-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4177084A (en) * | 1978-06-09 | 1979-12-04 | Hewlett-Packard Company | Method for producing a low defect layer of silicon-on-sapphire wafer |
JPS58151020A (ja) * | 1982-03-04 | 1983-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
JPS60175416A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-14 JP JP61271412A patent/JP2527545B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63124519A (ja) | 1988-05-28 |
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