JPH0223651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0223651A JPH0223651A JP63173184A JP17318488A JPH0223651A JP H0223651 A JPH0223651 A JP H0223651A JP 63173184 A JP63173184 A JP 63173184A JP 17318488 A JP17318488 A JP 17318488A JP H0223651 A JPH0223651 A JP H0223651A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
相補型ＭＩＳプロセスによる半導体装置の製造方法に関
し、 工程を増やさずに２種類の閾値のＮチャネルトランジス
タを形成可能にすることを目的とし、２種類の閾値のＮ
チャネルＭＩＳトランジスタを有するＣＭＩＳ半導体装
置の製造方法において、高い閾値のＮチャネルＭＩＳト
ランジスタに対しては、低い閾値のＮチャネルＭＩＳト
ランジスタに対するＰ型不純物を用いた閾値調整用不純
物注入と、ＰチャネルＭＩＳトランジスタに対するＰ型
不純物を用いた閾値調整用不純物注入の両方を行なうよ
う構成する。
し、 工程を増やさずに２種類の閾値のＮチャネルトランジス
タを形成可能にすることを目的とし、２種類の閾値のＮ
チャネルＭＩＳトランジスタを有するＣＭＩＳ半導体装
置の製造方法において、高い閾値のＮチャネルＭＩＳト
ランジスタに対しては、低い閾値のＮチャネルＭＩＳト
ランジスタに対するＰ型不純物を用いた閾値調整用不純
物注入と、ＰチャネルＭＩＳトランジスタに対するＰ型
不純物を用いた閾値調整用不純物注入の両方を行なうよ
う構成する。
本発明は、相補型Ｍｉｓプロセスによる半導体装置の製
造方法に関する。
造方法に関する。
近年の半導体産業の発展にともない、実にさまざまな半
導体装置が広範囲に利用されており、そのうちの一部は
高度な性能を要求される。そのような場合、Ｎチャネル
ＭＩＳトランジスタの閾値が２種類あると設計の自由度
が増え、高機能の半導体装置を実現しやすくなることが
ある。それは、−船釣に閾値の低いＭＩ、Ｓトランジス
タを使用すると回路が高速動作し、閾値の高いＭＩＳト
ランジスタを使用すると内部雑音に対して強くなり、従
ってこれらのＭＩＳトランジスタを使い分けると、雑音
に強い高速回路が実現できるためである。
導体装置が広範囲に利用されており、そのうちの一部は
高度な性能を要求される。そのような場合、Ｎチャネル
ＭＩＳトランジスタの閾値が２種類あると設計の自由度
が増え、高機能の半導体装置を実現しやすくなることが
ある。それは、−船釣に閾値の低いＭＩ、Ｓトランジス
タを使用すると回路が高速動作し、閾値の高いＭＩＳト
ランジスタを使用すると内部雑音に対して強くなり、従
ってこれらのＭＩＳトランジスタを使い分けると、雑音
に強い高速回路が実現できるためである。
〔従来の技術］
ＭＩＳトランジスタの閾値は、通常１１ （ＩｏｎＩ
ｍｐｌａｎｔａｔｉｏｎ： イオン注入）によって制御
される。
ｍｐｌａｎｔａｔｉｏｎ： イオン注入）によって制御
される。
ＭＩＳトランジスタができるまでのプロセスを第４図で
説明すると、（１）はＰ型シリコン基板１０にＮウェル
１１が形成され、表面に保護用の酸化膜（ＳｉＯ□）２
１が被着している状態を示す。この酸化膜２１上に窒化
膜（Ｓｉ３Ｎ４） ２２を全面に成長させ、同図（２）
の状態にする。次は同図（３）に示すようにフォトレジ
スト２３を塗布し、図示しないマスクを通して露光し、
次いで現像して同図（４）に示すように、トランジスタ
となる領域のみにレジストが残るようにする。次はこの
パターニングしたレジスト２３をマスクに窒化膜２２を
エツチングし、レジストを剥離して同図（５）の状態に
する。
説明すると、（１）はＰ型シリコン基板１０にＮウェル
１１が形成され、表面に保護用の酸化膜（ＳｉＯ□）２
１が被着している状態を示す。この酸化膜２１上に窒化
膜（Ｓｉ３Ｎ４） ２２を全面に成長させ、同図（２）
の状態にする。次は同図（３）に示すようにフォトレジ
スト２３を塗布し、図示しないマスクを通して露光し、
次いで現像して同図（４）に示すように、トランジスタ
となる領域のみにレジストが残るようにする。次はこの
パターニングしたレジスト２３をマスクに窒化膜２２を
エツチングし、レジストを剥離して同図（５）の状態に
する。
次は、パターニングした窒化膜２２をマスクに熱酸化し
、第４図（６）の如（ＳｉＯｚを厚く成長させ（フィー
ルド酸化膜２４を作り）、窒化膜２２を除去する。次は
、ＳｉＯ□をエツチングし、同図（力のように、トラン
ジスタ形成領域では基板表面を露出させる。次いで再度
熱酸化し、同図（８）のように露出部を酸化膜２５で覆
う。その後、同図（９）の如く、フォトレジスト２６を
塗布し、図示しないマスクを通して露光し、現像して、
該レジストをＮチャネルトランジスタ形成部で開口し、
然るのちＮチャネルトランジスタの閾値調整用のＩＩを
行なう。その後レジスト２６は剥離する。Ｐ基板１０の
不純物濃度は低いので、上記工程（９）におけるＩＩは
Ｐ型不純物、一般にはボロン（Ｂ）を用いて行なう。１
２はこのＰ型不純物をイオン注入された領域を示す。次
は同図（１０）に示すように、再びフォトレジスト２７
を塗布し、パターニングし、Ｐチャネルトランジスタの
閾値調整用のＩＩを行なう。このイオン注入する不純物
もＰ型不純物−般にはボロンであり、１３はこのボロン
をＩＩされた領域を示す。ＩＩ後、レジスト２７は剥離
する。
、第４図（６）の如（ＳｉＯｚを厚く成長させ（フィー
ルド酸化膜２４を作り）、窒化膜２２を除去する。次は
、ＳｉＯ□をエツチングし、同図（力のように、トラン
ジスタ形成領域では基板表面を露出させる。次いで再度
熱酸化し、同図（８）のように露出部を酸化膜２５で覆
う。その後、同図（９）の如く、フォトレジスト２６を
塗布し、図示しないマスクを通して露光し、現像して、
該レジストをＮチャネルトランジスタ形成部で開口し、
然るのちＮチャネルトランジスタの閾値調整用のＩＩを
行なう。その後レジスト２６は剥離する。Ｐ基板１０の
不純物濃度は低いので、上記工程（９）におけるＩＩは
Ｐ型不純物、一般にはボロン（Ｂ）を用いて行なう。１
２はこのＰ型不純物をイオン注入された領域を示す。次
は同図（１０）に示すように、再びフォトレジスト２７
を塗布し、パターニングし、Ｐチャネルトランジスタの
閾値調整用のＩＩを行なう。このイオン注入する不純物
もＰ型不純物−般にはボロンであり、１３はこのボロン
をＩＩされた領域を示す。ＩＩ後、レジスト２７は剥離
する。
次は第４図（１１）に示すように、多結晶シリコン２８
を全面に成長させ、フォトレジスト２９を塗布し、パタ
ーニングする。このパターニングしたフォトレジスト２
９をマスクに多結晶シリコン２８をエツチングし、同図
０２）に示すようにＰ、Ｎチャネルトランジスタのゲー
ト２８ａ、２８ｂを作る。
を全面に成長させ、フォトレジスト２９を塗布し、パタ
ーニングする。このパターニングしたフォトレジスト２
９をマスクに多結晶シリコン２８をエツチングし、同図
０２）に示すようにＰ、Ｎチャネルトランジスタのゲー
ト２８ａ、２８ｂを作る。
エツチング後レジスト２９は剥離する。次に同図０３）
に示すようにフォトレジスト３ｏを塗布し、パターニン
グし、Ｎチャネルトランジスタのソース、ドレイン領域
形成用のＩＩを行なう。このイオン注入に使用するＮ型
不純物はリン（Ｐ）またはヒ素（Ａｓ）である。１４は
このＩＩで形成されたＮ゛ソースドレイン領域を示す。
に示すようにフォトレジスト３ｏを塗布し、パターニン
グし、Ｎチャネルトランジスタのソース、ドレイン領域
形成用のＩＩを行なう。このイオン注入に使用するＮ型
不純物はリン（Ｐ）またはヒ素（Ａｓ）である。１４は
このＩＩで形成されたＮ゛ソースドレイン領域を示す。
ＩＩ後、レジスト３０を剥離する。次は同図θａに示す
ようにフォトレジスト３１を塗布し、パターニングし、
Ｐチャネルトランジスタのソース、ドレイン領域形成用
のＩＩを行なう。使用するＰ型不純物はボロン（Ｂ）で
ある。１５はこのＩＩで形成されたＰ゛ソースドレイン
領域を示す。フォトレジスト３１を剥離すると同図０５
）の状態になり、基板１ｏに閾値が例えば＋０．６■の
Ｎチャネルトランジスタ１４．２８ａが形成され、そし
て基板１ｏのＮウェル１１に閾値が例えば−１，０Ｖの
Ｐチャネルトランジスタ１５，２８ｂが形成される。
ようにフォトレジスト３１を塗布し、パターニングし、
Ｐチャネルトランジスタのソース、ドレイン領域形成用
のＩＩを行なう。使用するＰ型不純物はボロン（Ｂ）で
ある。１５はこのＩＩで形成されたＰ゛ソースドレイン
領域を示す。フォトレジスト３１を剥離すると同図０５
）の状態になり、基板１ｏに閾値が例えば＋０．６■の
Ｎチャネルトランジスタ１４．２８ａが形成され、そし
て基板１ｏのＮウェル１１に閾値が例えば−１，０Ｖの
Ｐチャネルトランジスタ１５，２８ｂが形成される。
この工程では、Ｎチャネルトランジスタ１４２８ａを閾
値の異なる２種類にしようとすると、Ｎチャネルトラン
ジスタの閾値調整用イオン注入工程（９）を、マスクを
変えて２回行なう必要がある。
値の異なる２種類にしようとすると、Ｎチャネルトラン
ジスタの閾値調整用イオン注入工程（９）を、マスクを
変えて２回行なう必要がある。
従ってマスクが１枚増え、製造工程数が増え、ひいては
コストア・ンブになる。
コストア・ンブになる。
本発明ばか預る点を改善し、工程を増やさずに２種類の
閾値のＮチャネルトランジスタを形成可能にすることを
目的とするものである。
閾値のＮチャネルトランジスタを形成可能にすることを
目的とするものである。
第１図に示すように本発明では、２種類の閾値のＮチャ
ネルＭｉｓトランジスタＴ２ａ Ｔ２ｂを形成する場
合、高い閾値のＮチャネルＭＩＳトランジスタＴ２ｂに
対してはその閾値調整用不純物注入を、低い閾値のＮチ
ャネルＭＩＳトランジスタＴ２ａの閾値調整用不純物注
入と同時に、またＰチャネルＭｉｓトランジスタＴ１の
閾値制御用不純物注入と同時に、従って計２度行なう。
ネルＭｉｓトランジスタＴ２ａ Ｔ２ｂを形成する場
合、高い閾値のＮチャネルＭＩＳトランジスタＴ２ｂに
対してはその閾値調整用不純物注入を、低い閾値のＮチ
ャネルＭＩＳトランジスタＴ２ａの閾値調整用不純物注
入と同時に、またＰチャネルＭｉｓトランジスタＴ１の
閾値制御用不純物注入と同時に、従って計２度行なう。
第１図（ａ）が前者、同図（ｂ）が後者で、（ａ）では
Ｔ２ｂはＴ２ａと共にＩＩされ、（ロ）ではＴ２ｂはＴ
１と共にＩＩされる（ＩＩのマスクをそのようにパター
ニングする）。
Ｔ２ｂはＴ２ａと共にＩＩされ、（ロ）ではＴ２ｂはＴ
１と共にＩＩされる（ＩＩのマスクをそのようにパター
ニングする）。
全図を通してそうであるが、この第１図でも他の図と同
じ部分には同じ符号が付してあり、１０はＰ型基板、１
１はＮ型ウェル、２４はフィールド酸化膜、２６．２７
はフォトレジスト、１２ａ。
じ部分には同じ符号が付してあり、１０はＰ型基板、１
１はＮ型ウェル、２４はフィールド酸化膜、２６．２７
はフォトレジスト、１２ａ。
１２ｂ、１３は不純物を注入した領域である。
〔作用］
この方法によれば、トランジスタＴ２ｂに対しては、同
じ型、本例ではＰ型の不純物の注入が２度行なわれるの
で、不純物濃度は１回目と２回目の和になり、１回目だ
けのトランジスタＴ２ａに比べて閾値が高（なる。しか
も工程数は従来と（単一閾値のＮチャネルトランジスタ
のＣＭＯＳプロセスと）変らない。
じ型、本例ではＰ型の不純物の注入が２度行なわれるの
で、不純物濃度は１回目と２回目の和になり、１回目だ
けのトランジスタＴ２ａに比べて閾値が高（なる。しか
も工程数は従来と（単一閾値のＮチャネルトランジスタ
のＣＭＯＳプロセスと）変らない。
第２図に本発明の実施例を示す。Ｐチャネルトランジス
タの閾値調整用ＩＩのマスクパターンを除いては、第４
図と変らない。以下工程を列挙するが、■、■、・・・
・・・は第２図の（１）、 （２）、・・・・・・に対
応している。
タの閾値調整用ＩＩのマスクパターンを除いては、第４
図と変らない。以下工程を列挙するが、■、■、・・・
・・・は第２図の（１）、 （２）、・・・・・・に対
応している。
■Ｐ型シリコン基板１０に保護用の酸化膜（Ｓｉ０２）
２１が乗っており、Ｎウェル１１が形成されている。
２１が乗っており、Ｎウェル１１が形成されている。
■窒化シリコン（Ｓｉ３Ｎ４） ２２を全面に成長させ
る。
る。
■フォトレジスト２３を塗布する。
■マスクによりトランジスタとなる領域のみレジスト２
３が残るように露光し、現像する。
３が残るように露光し、現像する。
■窒化シリコン２２をエツチングし、レジスト２３を剥
離する。
離する。
■−Ｔ−酸化シリコン２４を厚く成長させ、その後窒化
シリコン２２を除去する。
シリコン２２を除去する。
■二酸化シリコン２１をエツチングし、−度シリコン基
板１０を露出させる。
板１０を露出させる。
■再度酸化し、二酸化シリコン２５を成長させる。
■フォトレジスト２６を塗布し、マスクにより必要な領
域のみ開口し、ＩＩを行う。その後レジスト２６を剥離
する（ＮチャネルＩＩ）。
域のみ開口し、ＩＩを行う。その後レジスト２６を剥離
する（ＮチャネルＩＩ）。
［相］フォトレジスト２７を塗布し、マスクにより必要
な領域のみ開口し、ＩＩを行う。その後レジスト２７を
剥離する（ＰチャネルＩＩ）。この工程■［相］が第１
図（ａ）（ｂ）に相当し、これでトランジスタＴ２ｂの
閾値がＴ２ａのそれより高くなる。第４図のと比べて変
っているのはフォトレジスト２７のパターンであり、第
４図ではレジスト２７は全てのＮチャネルトランジスタ
を覆うが、第２図のレジスト２７は閾値の高いＮチャネ
ルトランジスタは覆わない。
な領域のみ開口し、ＩＩを行う。その後レジスト２７を
剥離する（ＰチャネルＩＩ）。この工程■［相］が第１
図（ａ）（ｂ）に相当し、これでトランジスタＴ２ｂの
閾値がＴ２ａのそれより高くなる。第４図のと比べて変
っているのはフォトレジスト２７のパターンであり、第
４図ではレジスト２７は全てのＮチャネルトランジスタ
を覆うが、第２図のレジスト２７は閾値の高いＮチャネ
ルトランジスタは覆わない。
■ポリシリコン２８を全面に成長させ、フォトレジスト
２９を塗布し、ゲートとなる部分のみレジストが残るよ
うにマスクにより露光し、現像する。
２９を塗布し、ゲートとなる部分のみレジストが残るよ
うにマスクにより露光し、現像する。
■ポリシリコン２８をエツチングし、レジスト２９を剥
離する。
離する。
■フォトレジスト３０を塗布し、マスクにより必要な領
域のみ開口し、ＩＩを行う。その後レジスト３０を剥離
する（Ｎチャネル５ＤＩＩ）。
域のみ開口し、ＩＩを行う。その後レジスト３０を剥離
する（Ｎチャネル５ＤＩＩ）。
［相］フォトレジスト３１を塗布し、マスクにより必要
な領域のみ開口し、ＩＩを行う。その後レジスト３１を
剥離する（Ｐチャネル５０１１）。
な領域のみ開口し、ＩＩを行う。その後レジスト３１を
剥離する（Ｐチャネル５０１１）。
［相］トランジスタの完成。たとえば低い閾値のＮチャ
ネルＭＩＳトランジスタＴ２ａの閾値が０．６■、Ｐチ
ャネルＭＩＳトランジスタＴ１の閾値が１、Ｖになるよ
うなＩＩを行うと、高い閾値のＮチャネルＭＩＳトラン
ジスタＴ２ｂの閾値は１．０■程度になる。
ネルＭＩＳトランジスタＴ２ａの閾値が０．６■、Ｐチ
ャネルＭＩＳトランジスタＴ１の閾値が１、Ｖになるよ
うなＩＩを行うと、高い閾値のＮチャネルＭＩＳトラン
ジスタＴ２ｂの閾値は１．０■程度になる。
ＣＭＯ５集積回路の入力バッファには、Ｐチャネルトラ
ンジスタＴＩとＮチャネルトランジスタ下２を直列にし
た第３図（ａ）の如＜ ＣＭＯＳインバータが使用され
ることが多い。このインバータの閾値は同図（ｂ）に示
すように電源Ｖｃｃの電圧で変る。しかしＣＭＯ５ＩＣ
ではＴＴＬとの整合上などから入力ＶｉｎのＬレベルは
０．８ Ｖ以下、Ｈレベルは２．０■以上と定められて
おり、上記閾値の変動が起るとＬ入力をＨ入力と誤判断
する（ＶｏｕｔがＨであるべき所がＬ・になってしまう
）などの問題が生じる。
ンジスタＴＩとＮチャネルトランジスタ下２を直列にし
た第３図（ａ）の如＜ ＣＭＯＳインバータが使用され
ることが多い。このインバータの閾値は同図（ｂ）に示
すように電源Ｖｃｃの電圧で変る。しかしＣＭＯ５ＩＣ
ではＴＴＬとの整合上などから入力ＶｉｎのＬレベルは
０．８ Ｖ以下、Ｈレベルは２．０■以上と定められて
おり、上記閾値の変動が起るとＬ入力をＨ入力と誤判断
する（ＶｏｕｔがＨであるべき所がＬ・になってしまう
）などの問題が生じる。
これを防ぐには電源電圧が変っても閾値が変らないよう
にするのがよく、これには負荷トランジスタＴ１をドラ
イバトランジスタＴ２より小型にする（レシオを大にす
る）のがよい。しかしレシオを大にすると、インバータ
の閾値はトランジスタＴ２の閾値へ近ずき、Ｎチャネル
トランジスタＴ２の閾値は通常０．６〜０．４■である
から、これではインバータ閾値が所望値以下になってし
まう。
にするのがよく、これには負荷トランジスタＴ１をドラ
イバトランジスタＴ２より小型にする（レシオを大にす
る）のがよい。しかしレシオを大にすると、インバータ
の閾値はトランジスタＴ２の閾値へ近ずき、Ｎチャネル
トランジスタＴ２の閾値は通常０．６〜０．４■である
から、これではインバータ閾値が所望値以下になってし
まう。
そこで閾値の高いＮチャネルトランジスタが必要になり
、これを用いれば同図（Ｃ）の如く、余り変動のない、
しかも所望値の閾値にすることができる。
、これを用いれば同図（Ｃ）の如く、余り変動のない、
しかも所望値の閾値にすることができる。
ＩＣ内部回路のＮチャネルトランジスタは通常通り０．
６〜０．４ｖの閾値でよいから、結局同一チップ上に２
種類の閾値のＮチャネルトランジスタの存在が必要にな
る。
６〜０．４ｖの閾値でよいから、結局同一チップ上に２
種類の閾値のＮチャネルトランジスタの存在が必要にな
る。
以上説明したように本発明では、ＮチャネルＭＩｓトラ
ンジスタの閾値が０．６■、ＰチャネルＭＩｓ）ランジ
スクの閾値が−１，ＯＶになるような半導体製造プロセ
スにおいて、ＮチャネルＭＩＳトランジスタの閾値制御
用不純物注入とＰチャネルＭＩＳトランジスタの閾値制
御用不純物注入をあわせて行うことにより１．０■の閾
値のＮチャネルＭＩＳトランジスタも形成することがで
き、しかも工程を長くすることがない。
ンジスタの閾値が０．６■、ＰチャネルＭＩｓ）ランジ
スクの閾値が−１，ＯＶになるような半導体製造プロセ
スにおいて、ＮチャネルＭＩＳトランジスタの閾値制御
用不純物注入とＰチャネルＭＩＳトランジスタの閾値制
御用不純物注入をあわせて行うことにより１．０■の閾
値のＮチャネルＭＩＳトランジスタも形成することがで
き、しかも工程を長くすることがない。
第１図は本発明の原理説明図、
第２図は本発明の実施例を示す工程図、第３図はＣＭＩ
Ｓ ＩＣの入力回路の説明図、第４図は従来のＣＭＩＳ
プロセスの工程図である。 第１図でＴ２ａ、Ｔ２ｂは低、高閾値のＮチャネルＭＩ
Ｓトランジスタ、Ｔ１はＰチャネルＭＩＳトランジスタ
であり、ＩＩは不純物注入を示す。
Ｓ ＩＣの入力回路の説明図、第４図は従来のＣＭＩＳ
プロセスの工程図である。 第１図でＴ２ａ、Ｔ２ｂは低、高閾値のＮチャネルＭＩ
Ｓトランジスタ、Ｔ１はＰチャネルＭＩＳトランジスタ
であり、ＩＩは不純物注入を示す。
Claims (1)
- １、２種類の閾値のＮチャネルＭＩＳトランジスタを有
するＣＭＩＳ半導体装置の製造方法において、高い閾値
のＮチャネルＭＩＳトランジスタ（Ｔ２ｂ）に対しては
、低い閾値のＮチャネルＭＩＳトランジスタ（Ｔ２ａ）
に対するＰ型不純物を用いた閾値調整用不純物注入と、
ＰチャネルＭＩＳトランジスタ（Ｔ１）に対するＰ型不
純物を用いた閾値調整用不純物注入の両方を行なうこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173184A JPH0223651A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173184A JPH0223651A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223651A true JPH0223651A (ja) | 1990-01-25 |
Family
ID=15955652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173184A Pending JPH0223651A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208173A (en) * | 1990-03-20 | 1993-05-04 | Kabushiki Kaisha Toshiba | Method of manufacturing non-volatile semiconductor memory device |
| KR100324831B1 (ko) * | 1998-12-28 | 2002-02-28 | 아끼구사 나오유끼 | 반도체 장치, 화상 표시 장치, 반도체 장치의 제조방법, 및 화상표시 장치의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257242A (ja) * | 1985-09-06 | 1987-03-12 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS6278870A (ja) * | 1985-10-01 | 1987-04-11 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1988
- 1988-07-12 JP JP63173184A patent/JPH0223651A/ja active Pending
Patent Citations (2)
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| US6635521B2 (en) | 1998-12-28 | 2003-10-21 | Fujitsu Display Technologies Corporation | CMOS-type semiconductor device and method of fabricating the same |
| US6872978B2 (en) | 1998-12-28 | 2005-03-29 | Fujitsu Display Technologies Corporation | CMOS-type thin film semiconductor device and method of fabricating the same |
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