KR890004453B1 - 집적회로장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 슈미트트리거회로의 회로도.
제 2 도는 슈미트트리거회로의 입출력 특성을 나타내는 그래프.
제 3 도 내지 제 6 도는 각각 본 발명의 일실시예에 관한 집적회로장치의 제조방법을 설명하는 단면도.
제 7 도는 트랜지스터의 챈널영역에 대한 불순물 농도를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 필드산화막
13 : 게이트산화막 14 : 레지스트(Resist)막
15A, 15B : 게이트전극 16 : 확산층
A, B : 불순물농도 프로파일(Profile) VDD, VSS: 전원
Vin : 입력 Vout : 출력
Vh : 히스테리시스폭
본 발명은 MOS구성의 LSI회로를 포함한 집적회로장치의 제조방법에 관한 것으로, 특히 메모리와 마이크로프로세서등의 집적회로장치의 제조방법에 관한 것이다.
메모리 혹은 마이크로프로세서등의 장치에서는 입력신호의 잡음에 대해서 안정된 동작을 할 필요가 있고, 그 입력회로로서 슈미트트리거회로가 일부로서 채용되고 있다. 제 1 도는 이와같은 슈미트트리거회로를 CMOS(상보형 MOS)로서 구성된 경우의 회로예이고, 제 2 도는 상기 입출력 특성을 나타낸다.
제 1 도에 있어서 한쪽전원(VDD)과 다른쪽전원(VSS) 사이에 인한스먼트형 P챈널 MOS트랜지스터(Tr1)와 인한스먼트형 N챈널 MOS트랜지스터(Tr2) 및 인한스먼트형 N챈널 MOS트랜지스터(Tr3)가 각각 순서적으로 직렬 접속되고, 각각의 게이트가 공통으로 접속되며, 상기 공통 접속점으로 입력(Vin)이 공급되고 있다. 그래서, 트랜지스터(Tr1)와 트랜지스터(Tr2)와의 접속부에서 출력(Vout)이 인출되고, 상기 접속부에 출력전위궤환용 트랜지스터로서 인한스먼트형 트랜지스터(Tr4)의 게이트가 접속되며, 트랜지스터(Tr2)와 트랜지스터(Tr3)와의 접속점에는 상기 트랜지스터의 드레인이 접속되어 있다.
이와같은 회로에 있어서 예를들어 입력(Vin)이 하이레벨인 경우에는 트랜지스터(Tr1)는 오프상태로 있고, 트랜지스터(Tr2) 및 트랜지스터(Tr3)는 온상태로 있다.
따라서, 출력(Vout)은 로우레벨이다. 한편, 트랜지스터(Tr4)의 게이트에는 출력(Vout)이 입력되고 있기 때문에 트랜지스터(Tr4)는 오프상태로 되고, 상기 경우의 입출력 특성은 트랜지스터(Tr1)와 트랜지스터(Tr2) 및 트랜지스터(Tr3)의 β비(트랜스콘덕턴스비)에 의해서 정해진다. 바꿔 기술하면 입력(Vin)이 하이레벨에서 로우레벨로 변화하는 경우에는 상기 3개의 트랜지스터(Tr1)(Tr2)(Tr3)에서 회로임계치가 정해지고, 제 2 도에 나타나듯이 입력(Vin)이 Vin=V1에 있어서 출력(Vout)이 로우레벨에서 하이레벨로 변경된다.
역으로 입력(Vin)이 로우레벨에서 하이레벨로 변화하는 경우에는 각각 트랜지스터(Tr1)는 온상태로, 트랜지스터(Tr2) 및 트랜지스터(Tr3)는 오프상태로 있기 때문에 출력(Vout)은 하이레벨이다. 따라서, 트랜지스터(Tr4)는 온상태로 있어 트랜지스터(Tr2)와 트랜지스터(Tr2)와의 접속점에서의 전압(VM)은 하이레벨로 된다. 상기 접속점에서의 전압(VM) 바꿔 기술하면 트랜지스터(Tr2)의 소오스단 전압이 하이레벨인 경우에는 기판효과가 주효하여 트랜지스터(Tr2)의 입계전압이 상승한다. 따라서, 상기 경우의 회로임계치(V2)는 입력(Vin)이 하이레벨에서 로우레벨로 변화하는 경우의 값(V1) 보다도 큰값으로 되고, 입출력특성은 제 2 도에 나타나듯이 히스테리시스를 갖는 것으로 된다.
이와같은 입출력특성에 히스테리시스를 갖는 회로에서는 히스테리시스폭(Vh) 이하의 진폭신호에 응답하는 것이 아니기 때문에 입력신호의 노이즈차단에 효과적이고 슈미트트리거회로를 사용하는 입력회로는 대규모 LSI로 넓게 응용되도록 하고 있다.
그런데, MOS메모리 혹은 마이크로프로세서등의 입력회로에서는 통상적인 입력회로로서 기능뿐만 아니라 TTL레벨의 입력신호를 MOS레벨로 변환하는 기능도 필요하다.
통상적으로 5V의 전원 전압으로 동작되는 경우에 TTL측에서는 0.8V 이하가 로우레벨, 2.0V 이상이 하이레벨로 모두된다. 따라서, TTL레벨의 신호를 효율좋은 MOS레벨로 변환하기 위해서 입력회로의 임계치를 이들 전위의 대략 중간인 1.5V 정도를 중심으로해서 설정하는 것이 바람직하다.
그러나, 전술한 바와같이 제 1 도의 슈미트트리서회로에서는 트랜지스터(Tr2)의 임계전압이 기판효과에 의해 약 2.0V정도로 상승하고, 슈미트트리거회로의 임계치는 다음으로 2.0V 이상으로 되기때문에 슈미트트리거회로의 임계치 중심값은 1.5V 부근에 설정하는 것은 곤란한 것이다. 거기에서 본 발명자들은 트랜지스터(Tr2)의 임계치만 다른 트랜지스터보다도 적게하고, 예를들어 고유형 MOS트랜지스터로 하는 것에 의해 슈미트트리거회로의 임계치를 바람직한 값으로 설정하는 것이 가능한 것으로 생각된다.
그러나, 통상적인 MOS프로세스에 있어서 다른 임계치의 트랜지스터를 제조하는 것은 공정이 번잡하게 되는 문제가 있었다. 바꿔 기술하면 구체적으로는 통상적인 예를들어 NMOS트랜지스터의 제조공정에서는 인한스먼트형 트랜지스터 및 고유형 트랜지스터 임계치를 설정함에는 각각으로 정확한 임계치의 제어를 필요로 하고, 각각의 트랜지스터의 챈널영역에 정밀한 섀로우-임플랜테이션(Shallow Implantation) 바꿔 기술하면 얕은 표면 영역으로 이온주입을 행한다.
본 발명은 상기와 같은 사정에 비추어 만든 것으로서, 입력회로용 슈미트트리거회로등에 꼭 맞게 다른 임계치의 트랜지스터를 극히 간단하게 형성할 수 있는 집적회로장치의 제조방법을 제공함에 목적이 있다.
본 발명에 의한 집적회로장치의 제조방법에서 입력회로용 슈미트트리거회로등에 대한 저임계치가 바람직한 트랜지스터에서는 엄격한 임계치를 설정할 필요가 없는 것에 착안하고 통상적인 CMOS공정에 대한 NMOS트랜지스터의 형성과정에서의 섀로우-임플랜테이션을 상기 저임계치가 바람직한 트랜지스터등에는 선택적으로 실시할 수 없도록 한 것이다.
따라서, 본 발명의 집적회로장치의 제조방법에서는 고임계정압 트랜지스터와 상기 트랜지스터와 동일형으로 예를들어 입력회로용 슈미트트리거회로에 대한 저임계전압이 바람직한 트랜지스터를 구비한 집적회로장치의 제조방법에 있어서, 상기 고임계전압의 트랜지스터형성 예정영역으로 임계전압제어때문에 챈널 이온주입 공정은 상기 저임계치의 트랜지스터형성 예정영역상에 레지스트막을 피착(被着)한 상태로서 고입계치의 트랜지스터형성 예정영역에 선택적으로 행하는 것과 더불어 상기 저임계치의 트랜지스터형성 예정영역으로는 임계전압제어 때문에 챈널 이온주입공정을 특별히 실시하지 않도록 한 것이다.
이하 도면을 참조해서 본 발명의 일실시예에 관해 설명하면 다음과 같다.
전술한 바와같이 제 1 도에 대한 슈미트트리거회로의 트랜지스터(Tr2)로서는 임계전압이 예를들어 메모리와 마이크로프로세스등의 주회로를 구성하는 통상적인 트랜지스터보다도 낮은 편이 좋고, 구체적으로는 임계치가 OV부근에 있는 것이 바람직하다.
이와같이 트랜지스터(Tr2)의 임계치가 OV정도의 경우에는 기판효과의 주효하는 상태에 있어서도 트랜지스터(Tr2)의 임계치 상승은 1V정도까지이고, 슈미트트리거회로로서의 임계치를 1.5V정도로 설정하는 것이 가능하게 된다.
이처럼 저임계치 트랜지스터를 포함한 집적회로의 제조방법을 제 1 도의 제 2 트랜지스터(Tr2) 및 제 3 트랜지스터(Tr3)의 제조공정을 예를들어 다음에 설명한다. 제 3 도에 있어서, P형 반도체기판(11)의 표면 필드산화막(12)으로 둘러싸인 소자영역에 게이트산화를 실시하고 정한 바 막두께의 게이트산화막(13)을 형성한다.
이어서 기판(11)과 동일 도전형 이온(통상적으로는 붕소)을 예를들어 가속전압 100KeV, 도오스량 1.0×1012/㎠로서 주입하는 디이프 임플랜테이션(Deep Implactation)을 행한다. 이것은 비교적 높은 가속도로서 높은 도오스량의 불순물을 주입하는 것에 의해 챈널을 깊은 부분에서의 기판농도를 높게하여 소도스.드레인 사이의 리이크를 방지하는 것이 목적이다.
계속해서 인한스먼트형 NMOS트랜지스터형성 예정영역(A)의 기판표면영역에 섀로우-임플랜테이션을 실시한다. 즉 제 4 도에 있어서 저임계치의 트랜지스터형성 예정영역(B)을 레지스트막(14)으로 피복하고, 붕소등 기판(11)과 동일도전형 이온을 예를들어 40KeV 비교적 낮은 가속전압 또한 예를들어 2.0×1011/㎠정도의 낮은 도오스량으로서 주입한다. 이것에 의해 NMOS트랜지스터의 임계정압을 0.8V정도로 설정한다.
다음으로 상기 레지스트막(14)을 제거한 후 제 5 도에 나타나듯이 게이트산화막(13)상 소정부위에 예를들어 폴리실리콘층을 형성한 다음에 패터링하는 것에 의해서 게이트전극(15A)(15B)을 형성한다.
그런 다음에 제 6 도에 나타난 것처럼 반도체기판(11)의 표면영역에 상기 게이트전극(15A)(15B)을 셀프어라인의 마스크로서 예를들어 비소등의 N형 불순물을 이온주입하고 소오스.드레인으로 되는 확산층을 형성한다.
또한, 도면에서는 통상적으로 높은 임계치를 갖는 인한스먼트형 트랜지스터, 임계치가 거의 OV의 고유형 트랜지스터가 도면 중앙의 확산층(16)을 공통으로 직렬로 되었던 것을 나타내고 있다.
이상과 같은 제조방법에 따라 형성한 반도체장치의 통상적인 NMOS트랜지스터측 챈널영역에 대한 불순물 농도프로파일(분포)(A), 저임계치 트랜지스터측의 챈널영역에 대한 불순물농도프로파일(B)을 제 7 도의 그래프로 나타낸다.
상기 그래프에서 밝히듯이 섀로우-임플랜테이션이 실시되지 않는 저임계치 트랜지스터측의 챈널표면 부근의 불순물농도는 거의 0이기 때문에 챈널반전이 용이하게 되고, 임계전압은 OV정도로 된다. 또한 챈널심부에서의 농도는 통상적인 NMOS트랜지스터와 동일하므로 리이크특성이 통상적인 트랜지스터에 비해서 나쁘지도 않다.
또한, 상기 실시예의 제조공정은 저임계치의 트랜지스터형성 예정영역에 레지스트막을 피착하고 있는 공정이외는 메모리 혹은 마이크로프로세스등의 주회로를 구성하는 NMOS트랜지스터의 형성공정과 동시에 행해지는 것이다. 그래서, 이 레지스트막의 피착공정이지만 이것은 저임계치 트랜지스터의 챈널영역을 덮으면 좋은 것으로서 피착영역에 엄격한 정밀도가 요구되지 않으면 공정으로서는 극히 용이한 것이다.
더우기 상기 실시예에서는 소자영역에 우선 디이프 임플랜테이션을 실시한 후 섀로우-임플랜테이션을 실시하는 경우에 관해 설명했지만 역으로 저임계치의 제 2 트랜지스터 형성 예정영역에 선택적으로 레지스트막을 피착한 상태로서 고임계치의 트랜지스터형성 예정영역에 게이트산화막을 매개하여 섀로우-임플랜테이션을 실시한후, 레지스트막을 제거하고 상기 고임계치 트랜지스터 및 저임계치 트랜지스터의 형성예정영역에 디이프-임플랜테이션을 실시하도록 한 것도 좋다.
상기한 바와같은 본 발명에 의한 집적회로장치의 제조방법에 의하면 번잡한 공정의 추가나 공정의 변경을 수반하지 않고, 예를들어 고유형 MOS트랜지스터등의 저임계치 트랜지스터를 통상적인 인한스먼트형 MOS트랜지스터와 동시에 형성할 수 있다. 이것에 의해 TTL레벨에서 MOS레벨로 신호를 효율좋은 변환가능한 슈미트트리거회로를 종래와 동일 프로세스로서 형성할 수 있고, 메모리 혹은 마이크로프로세스등의 대규모집적회로등의 동작성능의 향상에 기여할 수가 있다.
Claims (2)
- 고임계전압 트랜지스터, 상기 고임계전압 트랜지스터와 동일형태로서 저임계전압 트랜지스터를 구비하는 집적회로장치의 제조방법에 있어서, 상기 저임계치의 트랜지스터 형성 예정영역상에 레지스트막(14)을 피착한 상태로서 고임계치의 트랜지스터형성 예정영역에 임계치제어를 위해 이온주입을 선택적으로 행하는 것을 특징으로 하는 집적회로장치의 제조방법.
- 제 1 항에 있어서, 게이트가 공통접속되고 소오스.드레인사이에 직렬로 접속되는 제1~제 3 트랜지스터(Tr1~Tr3), 상기 제 1 트랜지스터(Tr1) 및 제 2 트랜지스터(Tr2)의 접속점과 제 2 트랜지스터(Tr2) 및 제 3 트랜지스터(Tr3)의 접속점에 각각 게이트 및 드레인이 접속되는 출력전위궤환용 제 4 트랜지스터(Tr4)로부터 이루어진 입력회로용 슈미트트리거회로의 제 2 트랜지스터(Tr2)를 포함한 복수의 트랜지스터 제조방법에 있어서, 상기 제 2 트랜지스터형성 예정영역상에 레지스트막(14)을 피착한 상태로서 다른 트랜지스터형성 예정영역에 임계치제어를 위해 챈널이온 주입공정을 실시하는 것을 특징으로 하는 집적회로장치의 제조방법.
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| JP59063581A JPS60207364A (ja) | 1984-03-31 | 1984-03-31 | 集積回路装置の製造方法 |
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