JPH0799236A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0799236A JPH0799236A JP5239982A JP23998293A JPH0799236A JP H0799236 A JPH0799236 A JP H0799236A JP 5239982 A JP5239982 A JP 5239982A JP 23998293 A JP23998293 A JP 23998293A JP H0799236 A JPH0799236 A JP H0799236A
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- oxide film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 同一の半導体基体上にメモリセル部と周辺回
路部又はロジック部とを形成するASIC DRAMの
製造にあたって、そのフォトレジスト工程数を減少させ
て、コストの低減化をはかる。 【構成】 同一の半導体基体1の一主面上にメモリセル
部20と周辺回路部又はロジック部、図示の例において
はロジック部21とを形成する半導体装置の製法におい
て、メモリセル部20のみに閾値電圧調整用の不純物を
導入する工程と、その後、このメモリセル部20の表面
を酸化してリセス酸化膜5を形成する工程とを有する。
路部又はロジック部とを形成するASIC DRAMの
製造にあたって、そのフォトレジスト工程数を減少させ
て、コストの低減化をはかる。 【構成】 同一の半導体基体1の一主面上にメモリセル
部20と周辺回路部又はロジック部、図示の例において
はロジック部21とを形成する半導体装置の製法におい
て、メモリセル部20のみに閾値電圧調整用の不純物を
導入する工程と、その後、このメモリセル部20の表面
を酸化してリセス酸化膜5を形成する工程とを有する。
Description
【0001】
【産業上の利用分野】本発明は、同一の半導体基体の一
主面に例えばロジック回路部又は周辺回路部と、メモリ
セル部とが形成されて成る半導体装置の製法に関する。
主面に例えばロジック回路部又は周辺回路部と、メモリ
セル部とが形成されて成る半導体装置の製法に関する。
【0002】
【従来の技術】一般に、DRAM(ダイナミック・ラン
ダム・アクセス・メモリ)等の半導体装置では、メモリ
セル部と、このメモリセル部を動作させる駆動回路や入
出力回路等を含む周辺回路部、又はフリップフロップや
ラッチ回路、シフトレジスタ等の信号処理用のいわゆる
ロジック部とが同一の半導体基体上に形成されるASI
C(Application Specific Integrated Circuit )型の
構成が提案されている。
ダム・アクセス・メモリ)等の半導体装置では、メモリ
セル部と、このメモリセル部を動作させる駆動回路や入
出力回路等を含む周辺回路部、又はフリップフロップや
ラッチ回路、シフトレジスタ等の信号処理用のいわゆる
ロジック部とが同一の半導体基体上に形成されるASI
C(Application Specific Integrated Circuit )型の
構成が提案されている。
【0003】このような半導体装置においては、DRA
Mのメモリセル部においては、キャパシタに電荷を蓄積
することから、ここで使用されるトランジスタ(アクセ
ス・トランジスタ)にオフ電流が流れ易い。従って、こ
のアクセス・トランジスタはその閾値電圧Vthを高めに
設定することが要求されている。
Mのメモリセル部においては、キャパシタに電荷を蓄積
することから、ここで使用されるトランジスタ(アクセ
ス・トランジスタ)にオフ電流が流れ易い。従って、こ
のアクセス・トランジスタはその閾値電圧Vthを高めに
設定することが要求されている。
【0004】一方、ロジック部或いは周辺回路部におい
ては、閾値電圧Vthはメモリセル部に比し低く設定する
ことが望ましく、また特にアナログ回路を混載する場合
には、この周辺回路部又はロジック部において2種以上
の閾値電圧Vthのトランジスタを設ける必要がある。
ては、閾値電圧Vthはメモリセル部に比し低く設定する
ことが望ましく、また特にアナログ回路を混載する場合
には、この周辺回路部又はロジック部において2種以上
の閾値電圧Vthのトランジスタを設ける必要がある。
【0005】このような特性の異なるトランジスタを一
つの基体上に設ける場合、複数のマスクパターンを用意
して、例えば異なるパターンのフォトレジストをマスク
として不純物注入を行うことにより、基体上に異なる濃
度の不純物領域を形成して、閾値電圧Vthを調整するよ
うにしている。
つの基体上に設ける場合、複数のマスクパターンを用意
して、例えば異なるパターンのフォトレジストをマスク
として不純物注入を行うことにより、基体上に異なる濃
度の不純物領域を形成して、閾値電圧Vthを調整するよ
うにしている。
【0006】図4〜図6を参照してこのような半導体装
置の特にトランジスタ製造工程の一例を説明する。先ず
図4Aに示すように、Si等の半導体基体1上に熱酸化
等により薄い酸化膜1aを全面的に形成した後、SiN
等の窒化膜3をCVD(化学的気相成長法)で成膜した
後、フォトリソグラフィによって、即ちレジスト4の塗
布、パターン露光、現像、RIE(反応性イオンエッチ
ング)等の異方性エッチング等を行って、例えばメモリ
セル部を形成すべき領域に開口を有するパターンとして
パターニングする。
置の特にトランジスタ製造工程の一例を説明する。先ず
図4Aに示すように、Si等の半導体基体1上に熱酸化
等により薄い酸化膜1aを全面的に形成した後、SiN
等の窒化膜3をCVD(化学的気相成長法)で成膜した
後、フォトリソグラフィによって、即ちレジスト4の塗
布、パターン露光、現像、RIE(反応性イオンエッチ
ング)等の異方性エッチング等を行って、例えばメモリ
セル部を形成すべき領域に開口を有するパターンとして
パターニングする。
【0007】そしてこのレジスト4を除去した後、図4
Bに示すように、熱酸化等によりメモリセル部を形成す
べき領域に厚い酸化膜、即ちリセス酸化膜5を形成す
る。そして更に、ウェットエッチング等により窒化膜3
及びリセス酸化膜5及び酸化膜1aを除去して、基体1
上に段差形状を形成する。メモリセル部に積層型のキャ
パシタを形成すると、この部分の高さのために周辺回路
部及びロジック部とメモリセル部との高低差が生じ、こ
の上に例えば多層配線を形成すると配線加工の露光焦点
ずれによる寸法差により、いわゆるリソグラフィマージ
ンが小さくなる等の不都合が生じることから、図4Cに
示すように、メモリセル部を基体上に予め設けた凹部に
形成することによって配線層の段差を緩和することがで
きる。
Bに示すように、熱酸化等によりメモリセル部を形成す
べき領域に厚い酸化膜、即ちリセス酸化膜5を形成す
る。そして更に、ウェットエッチング等により窒化膜3
及びリセス酸化膜5及び酸化膜1aを除去して、基体1
上に段差形状を形成する。メモリセル部に積層型のキャ
パシタを形成すると、この部分の高さのために周辺回路
部及びロジック部とメモリセル部との高低差が生じ、こ
の上に例えば多層配線を形成すると配線加工の露光焦点
ずれによる寸法差により、いわゆるリソグラフィマージ
ンが小さくなる等の不都合が生じることから、図4Cに
示すように、メモリセル部を基体上に予め設けた凹部に
形成することによって配線層の段差を緩和することがで
きる。
【0008】そしてこの後、図4Dに示すように、メモ
リセル部と周辺回路部或いはロジック部を形成すべき領
域を分離するいわゆるフィールド絶縁層6を、例えば上
述のリセス酸化膜と同様に、酸化膜を全面的に形成した
後、所定のパターンに窒化膜をパターニング形成してレ
ジスト除去後に選択酸化を行い、その後窒化膜及び薄い
酸化膜を除去して形成することができる。
リセル部と周辺回路部或いはロジック部を形成すべき領
域を分離するいわゆるフィールド絶縁層6を、例えば上
述のリセス酸化膜と同様に、酸化膜を全面的に形成した
後、所定のパターンに窒化膜をパターニング形成してレ
ジスト除去後に選択酸化を行い、その後窒化膜及び薄い
酸化膜を除去して形成することができる。
【0009】更にこの後、全面的に薄い酸化膜1aを形
成した後、レジスト7をマスクとしてこの場合図5Aに
示すようにn型の半導体基体1を用いる場合は、矢印a
で示すようにp型の例えばボロンB等の不純物をイオン
注入してp型のウェル8及び9を形成する。
成した後、レジスト7をマスクとしてこの場合図5Aに
示すようにn型の半導体基体1を用いる場合は、矢印a
で示すようにp型の例えばボロンB等の不純物をイオン
注入してp型のウェル8及び9を形成する。
【0010】次に、図示しないがフィールド絶縁層6の
直下にチャネルストップ用のイオン注入や、ソース/ド
レイン領域の直下の空乏層の広がりを抑えるためのイオ
ン注入を行った後、図5Bに示すように、例えばメモリ
セル部を形成すべき領域以外を全てレジスト10でマス
クして、トランジスタの閾値電圧Vthを調整するための
不純物、この場合閾値電圧Vthを低減化させるためのp
型の不純物を矢印bで示すように導入して高不純物濃度
とされた表面層11を形成する。
直下にチャネルストップ用のイオン注入や、ソース/ド
レイン領域の直下の空乏層の広がりを抑えるためのイオ
ン注入を行った後、図5Bに示すように、例えばメモリ
セル部を形成すべき領域以外を全てレジスト10でマス
クして、トランジスタの閾値電圧Vthを調整するための
不純物、この場合閾値電圧Vthを低減化させるためのp
型の不純物を矢印bで示すように導入して高不純物濃度
とされた表面層11を形成する。
【0011】更に、上述したようにロジック回路及び周
辺回路部をアナログ回路で構成する場合は、図5Cに示
すように、その所定領域に開口を有するレジスト12を
パターニング形成してこれをマスクとして閾値電圧Vth
調整用の不純物を矢印cで示すように導入し、上述の表
面層11に比し低いが他の領域に比し高い不純物濃度と
された表面層13を形成する。
辺回路部をアナログ回路で構成する場合は、図5Cに示
すように、その所定領域に開口を有するレジスト12を
パターニング形成してこれをマスクとして閾値電圧Vth
調整用の不純物を矢印cで示すように導入し、上述の表
面層11に比し低いが他の領域に比し高い不純物濃度と
された表面層13を形成する。
【0012】そしてこの後、図示しないが例えばロジッ
ク部又は周辺回路部をn型及びp型のトランジスタを用
いるCMOS構成とする場合は、上述の図5A〜Cにお
いて説明した工程と同様のプロセスにより、ロジック又
は周辺回路部側のウェル9の内部にn型不純物を導入し
てウェル、また閾値電圧Vth調整用の表面層等を形成す
る。
ク部又は周辺回路部をn型及びp型のトランジスタを用
いるCMOS構成とする場合は、上述の図5A〜Cにお
いて説明した工程と同様のプロセスにより、ロジック又
は周辺回路部側のウェル9の内部にn型不純物を導入し
てウェル、また閾値電圧Vth調整用の表面層等を形成す
る。
【0013】次に、表面の酸化膜1aを一旦除去した
後、図6に示すようにゲート酸化膜13を形成し、この
上にポリSi、WSix 等のゲート電極を構成する層を
CVD等により積層形成した後所定のパターンにフォト
リソグラフィ等の適用によりパターニングしてゲート電
極14を形成する。
後、図6に示すようにゲート酸化膜13を形成し、この
上にポリSi、WSix 等のゲート電極を構成する層を
CVD等により積層形成した後所定のパターンにフォト
リソグラフィ等の適用によりパターニングしてゲート電
極14を形成する。
【0014】そして更に、所定のパターンのレジストを
マスクとして先ず例えばn型の不純物を注入して低不純
物濃度領域15、いわゆるLDD(Lightly Doped Drai
n) 領域を形成し、更に上述したようにCMOS構成と
する場合は、n型のウェル19内のp型のLDD領域1
5を同様にフォトレジストをマスクとしてp型不純物を
注入して形成する。このとき、上述の図5B及びCの工
程において形成した閾値電圧Vth調整のための表面層1
1、13が形成された領域においては、p型不純物が高
濃度に注入されていることから、この部分のp型不純物
濃度が他部に比し高濃度となってnチャンネルトランジ
スタの高閾値電圧化をはかることができる。
マスクとして先ず例えばn型の不純物を注入して低不純
物濃度領域15、いわゆるLDD(Lightly Doped Drai
n) 領域を形成し、更に上述したようにCMOS構成と
する場合は、n型のウェル19内のp型のLDD領域1
5を同様にフォトレジストをマスクとしてp型不純物を
注入して形成する。このとき、上述の図5B及びCの工
程において形成した閾値電圧Vth調整のための表面層1
1、13が形成された領域においては、p型不純物が高
濃度に注入されていることから、この部分のp型不純物
濃度が他部に比し高濃度となってnチャンネルトランジ
スタの高閾値電圧化をはかることができる。
【0015】この後、SiO2 等を全面的にCVD等に
より被着してRIE等の異方性エッチングを施して、ゲ
ート電極14の両側にサイドウォール17を形成した
後、周辺回路部又はロジック部21のゲート電極14の
両側に比較的高濃度のソース/ドレイン領域17を、同
様に所要のパターンのフォトレジストをマスクとして先
ずn型、続いてp型領域を順次形成して各部のMOSト
ランジスタを形成することができる。このときメモリセ
ル部20のトランジスタはオン/オフ動作のみであるこ
と、また高濃度にイオン注入すると欠陥に起因するリー
クが生じる恐れがあることから、低不純物濃度の不純物
領域15いわゆるLDDのみを形成する。
より被着してRIE等の異方性エッチングを施して、ゲ
ート電極14の両側にサイドウォール17を形成した
後、周辺回路部又はロジック部21のゲート電極14の
両側に比較的高濃度のソース/ドレイン領域17を、同
様に所要のパターンのフォトレジストをマスクとして先
ずn型、続いてp型領域を順次形成して各部のMOSト
ランジスタを形成することができる。このときメモリセ
ル部20のトランジスタはオン/オフ動作のみであるこ
と、また高濃度にイオン注入すると欠陥に起因するリー
クが生じる恐れがあることから、低不純物濃度の不純物
領域15いわゆるLDDのみを形成する。
【0016】そしてこの後、不純物活性化のためのアニ
ール処理等を施した後、更に層間絶縁層等を介してメモ
リセル部にキャパシタ18を形成し、この上に配線層等
を形成して周辺回路/ロジック部21とメモリセル部2
0を同一基体上に形成したASIC DRAMを形成す
ることができる。
ール処理等を施した後、更に層間絶縁層等を介してメモ
リセル部にキャパシタ18を形成し、この上に配線層等
を形成して周辺回路/ロジック部21とメモリセル部2
0を同一基体上に形成したASIC DRAMを形成す
ることができる。
【0017】このようにメモリセル部と周辺回路部又は
ロジック部とのウェルを分離することにより、例えば周
辺回路部の入力電極からパルス状の大電圧が入力される
いわゆるアンダーシュート等によりメモリ内容が破壊さ
れることを防ぐ耐性をもたせることができる。
ロジック部とのウェルを分離することにより、例えば周
辺回路部の入力電極からパルス状の大電圧が入力される
いわゆるアンダーシュート等によりメモリ内容が破壊さ
れることを防ぐ耐性をもたせることができる。
【0018】そしてこの場合、上述したようにメモリセ
ル部20と周辺回路/ロジック部21とにおいて閾値電
圧Vthを調整するためのフォトレジストマスクとして、
図5A〜Cにおいて説明した3種類の他、CMOS構成
とする場合は更に3種類のパターンを必要とすることか
らフォトレジスト工程数が比較的多い。
ル部20と周辺回路/ロジック部21とにおいて閾値電
圧Vthを調整するためのフォトレジストマスクとして、
図5A〜Cにおいて説明した3種類の他、CMOS構成
とする場合は更に3種類のパターンを必要とすることか
らフォトレジスト工程数が比較的多い。
【0019】このような半導体装置の製法においては一
般にフォトレジスト工程の占める割合が多く、コスト高
を招く大きな要因となっていることは周知の事実であ
り、上述したようにフォトレジスト工程数を増やすこと
によって特性を作り分けることは半導体装置のコストパ
フォーマンスを低下させることとなって望ましくない。
般にフォトレジスト工程の占める割合が多く、コスト高
を招く大きな要因となっていることは周知の事実であ
り、上述したようにフォトレジスト工程数を増やすこと
によって特性を作り分けることは半導体装置のコストパ
フォーマンスを低下させることとなって望ましくない。
【0020】
【発明が解決しようとする課題】本発明は、上述したよ
うに同一の半導体基体上にメモリセル部と周辺回路部又
はロジック部とを形成するいわゆるASIC DRAM
の製造にあたって、そのフォトレジスト工程数を減少さ
せて、コストの低減化をはかる。
うに同一の半導体基体上にメモリセル部と周辺回路部又
はロジック部とを形成するいわゆるASIC DRAM
の製造にあたって、そのフォトレジスト工程数を減少さ
せて、コストの低減化をはかる。
【0021】
【課題を解決するための手段】本発明は、その一例の製
造工程を図1A〜Cに示すように、同一の半導体基体1
の一主面上にメモリセル部20と周辺回路部又はロジッ
ク部、図示の例においてはロジック部21とを形成する
半導体装置の製法において、メモリセル部20のみに閾
値電圧調整用の不純物を導入する工程と、その後、この
メモリセル部20の表面を酸化してリセス酸化膜5を形
成する工程とを有する。
造工程を図1A〜Cに示すように、同一の半導体基体1
の一主面上にメモリセル部20と周辺回路部又はロジッ
ク部、図示の例においてはロジック部21とを形成する
半導体装置の製法において、メモリセル部20のみに閾
値電圧調整用の不純物を導入する工程と、その後、この
メモリセル部20の表面を酸化してリセス酸化膜5を形
成する工程とを有する。
【0022】また本発明は、その一例の製造工程を図2
A及びBに示すように、同一の半導体基体1の一主面上
にメモリセル部20と周辺回路部又はロジック部、この
場合も図示の例においてはロジック部21とを形成する
半導体装置の製法において、メモリセル部20の表面を
酸化してリセス酸化膜5を形成する工程と、このリセス
酸化膜5をマスクとして閾値電圧調整用の不純物を導入
する工程とを有する。
A及びBに示すように、同一の半導体基体1の一主面上
にメモリセル部20と周辺回路部又はロジック部、この
場合も図示の例においてはロジック部21とを形成する
半導体装置の製法において、メモリセル部20の表面を
酸化してリセス酸化膜5を形成する工程と、このリセス
酸化膜5をマスクとして閾値電圧調整用の不純物を導入
する工程とを有する。
【0023】また更に本発明は、上述の製法において例
えば図2Bに示すように、リセス酸化膜5の除去後に、
ウェル8、9形成用の不純物を導入する。
えば図2Bに示すように、リセス酸化膜5の除去後に、
ウェル8、9形成用の不純物を導入する。
【0024】また本発明は、上述の各製法において、図
3にその一例の一製造工程を示すように、周辺回路/ロ
ジック部21の一部にソース/ドレイン領域17へのイ
オン注入用マスクを用いて、閾値電圧調整用の不純物を
導入する。
3にその一例の一製造工程を示すように、周辺回路/ロ
ジック部21の一部にソース/ドレイン領域17へのイ
オン注入用マスクを用いて、閾値電圧調整用の不純物を
導入する。
【0025】
【作用】上述したように、本発明においてはメモリセル
部20のみに閾値電圧Vth調整用の不純物を予め注入す
ることから、例えばリセス酸化膜5の形成用のフォトレ
ジストをマスクとして不純物を注入することができ、そ
の後ウェルを形成するための不純物注入を行ってメモリ
セル部11のウェル濃度を高めておくことによって、こ
の部分に形成するトランジスタの閾値電圧Vthを高くす
ることができる。
部20のみに閾値電圧Vth調整用の不純物を予め注入す
ることから、例えばリセス酸化膜5の形成用のフォトレ
ジストをマスクとして不純物を注入することができ、そ
の後ウェルを形成するための不純物注入を行ってメモリ
セル部11のウェル濃度を高めておくことによって、こ
の部分に形成するトランジスタの閾値電圧Vthを高くす
ることができる。
【0026】または、リセス酸化膜5を形成した後、こ
れをマスクとして周辺回路又はロジック部を形成すべき
領域に選択的に、例えばメモリセル部内に形成するウェ
ル導電型とは逆の導電型の不純物を導入しておくことに
よって、その後の工程、例えばメモリセル部及び周辺回
路又はロジック部のウェル8、9を形成する際にメモリ
セル部における所望の濃度に設定しておけば、周辺回路
又はロジック部のウェルの表面濃度が低濃度となって、
メモリセル部のみを高閾値電圧化することができる。
れをマスクとして周辺回路又はロジック部を形成すべき
領域に選択的に、例えばメモリセル部内に形成するウェ
ル導電型とは逆の導電型の不純物を導入しておくことに
よって、その後の工程、例えばメモリセル部及び周辺回
路又はロジック部のウェル8、9を形成する際にメモリ
セル部における所望の濃度に設定しておけば、周辺回路
又はロジック部のウェルの表面濃度が低濃度となって、
メモリセル部のみを高閾値電圧化することができる。
【0027】更にまた、周辺回路/ロジック部21の一
部のソース/ドレイン領域17を形成する際のイオン注
入用マスクを用いてソース/ドレイン領域17の形成後
に、閾値電圧調整用の不純物を導入することによって、
周辺回路部やロジック部における各トランジスタの閾値
電圧を設定することができて、アナログ回路の搭載を可
能とすることができる。
部のソース/ドレイン領域17を形成する際のイオン注
入用マスクを用いてソース/ドレイン領域17の形成後
に、閾値電圧調整用の不純物を導入することによって、
周辺回路部やロジック部における各トランジスタの閾値
電圧を設定することができて、アナログ回路の搭載を可
能とすることができる。
【0028】
【実施例】以下本発明による各実施例を図面を参照して
詳細に説明する。各例共に、同一の半導体基体1の上
に、メモリセル部と周辺回路部又はロジック部、或いは
両周辺回路部及びロジック部を形成して成るいわゆるA
SIC DRAMを形成する場合、即ち前述の図4〜図
6において説明した製法に本発明を適用した場合を示
す。
詳細に説明する。各例共に、同一の半導体基体1の上
に、メモリセル部と周辺回路部又はロジック部、或いは
両周辺回路部及びロジック部を形成して成るいわゆるA
SIC DRAMを形成する場合、即ち前述の図4〜図
6において説明した製法に本発明を適用した場合を示
す。
【0029】先ず図1A〜Cを参照して第1の実施例を
説明する。この場合、Si等より成る半導体基体1の上
に表面酸化膜1aを熱酸化等により形成し、更にCVD
等によりSiNX 等の窒化膜3を成膜した後これをフォ
トリソグラフィ等の適用によって即ちレジスト4を塗
布、パターン露光、現像によりパターニングし、これを
マスクとしてRIE等の異方性エッチングによって窒化
膜3をパターニングする。そしてこの状態で、先ずメモ
リセル部を形成すべき領域に、矢印dで示すように例え
ばp型不純物のボロンB等をイオン注入して、表面層1
1を形成する。
説明する。この場合、Si等より成る半導体基体1の上
に表面酸化膜1aを熱酸化等により形成し、更にCVD
等によりSiNX 等の窒化膜3を成膜した後これをフォ
トリソグラフィ等の適用によって即ちレジスト4を塗
布、パターン露光、現像によりパターニングし、これを
マスクとしてRIE等の異方性エッチングによって窒化
膜3をパターニングする。そしてこの状態で、先ずメモ
リセル部を形成すべき領域に、矢印dで示すように例え
ばp型不純物のボロンB等をイオン注入して、表面層1
1を形成する。
【0030】そしてこの後、図1Bに示すように、レジ
スト4を除去した後、窒化膜3をマスクとして熱酸化等
によりリセス酸化膜5を形成する。このとき、不純物を
注入した表面層11はリセス酸化膜5の下部に移動す
る。
スト4を除去した後、窒化膜3をマスクとして熱酸化等
によりリセス酸化膜5を形成する。このとき、不純物を
注入した表面層11はリセス酸化膜5の下部に移動す
る。
【0031】次に図1Cに示すように、リセス酸化膜
5、表面酸化膜1aを除去した後に、メモリセル部20
と、周辺回路部又はロジック部21のp型のウェル8及
び9をレジスト7をマスクとして矢印eで示すようにイ
オン注入して形成する。このときの不純物濃度を、比較
的低閾値電圧Vthとすべき周辺回路/ロジック部21に
合わせて選定することにより、この周辺回路/ロジック
部21においては比較的低濃度、メモリセル部20の特
に表面層11においては比較的高濃度の不純物領域を形
成することができる。
5、表面酸化膜1aを除去した後に、メモリセル部20
と、周辺回路部又はロジック部21のp型のウェル8及
び9をレジスト7をマスクとして矢印eで示すようにイ
オン注入して形成する。このときの不純物濃度を、比較
的低閾値電圧Vthとすべき周辺回路/ロジック部21に
合わせて選定することにより、この周辺回路/ロジック
部21においては比較的低濃度、メモリセル部20の特
に表面層11においては比較的高濃度の不純物領域を形
成することができる。
【0032】このような製法によれば、レジストマスク
数の増加を招くことなく、メモリセル部20と周辺回路
部又はロジック部21とにおける表面不純物濃度を変調
することができて、低電圧動作が可能なASIC部を有
し、且つリーク電流が少なくメモリ保持特性の良いAS
IC DRAMを得ることができる。
数の増加を招くことなく、メモリセル部20と周辺回路
部又はロジック部21とにおける表面不純物濃度を変調
することができて、低電圧動作が可能なASIC部を有
し、且つリーク電流が少なくメモリ保持特性の良いAS
IC DRAMを得ることができる。
【0033】また図2Aに示すように、リセス酸化膜5
を形成した後、これをマスクとして全面的に矢印fで示
すように予め閾値電圧調整用の不純物を注入してもよ
い。この場合、周辺回路/ロジック部において低閾値電
圧Vthとなるように、例えばp型ウェルを形成する場合
はn型の不純物、例えばAs又はP(りん)等をイオン
注入して低閾値電圧化のための表面層22を形成する。
を形成した後、これをマスクとして全面的に矢印fで示
すように予め閾値電圧調整用の不純物を注入してもよ
い。この場合、周辺回路/ロジック部において低閾値電
圧Vthとなるように、例えばp型ウェルを形成する場合
はn型の不純物、例えばAs又はP(りん)等をイオン
注入して低閾値電圧化のための表面層22を形成する。
【0034】そしてこの後、例えば図2Bに示すよう
に、p型のウェル8及び9を形成する際に、メモリセル
部20における所望の不純物濃度に合わせて両ウェル8
及び9の不純物注入を矢印gで示すように行い、周辺回
路/ロジック部21においては、表面層22のこの場合
ドナータイプの不純物によってp型ウェル濃度が低減化
され、低閾値電圧化がはかられる。
に、p型のウェル8及び9を形成する際に、メモリセル
部20における所望の不純物濃度に合わせて両ウェル8
及び9の不純物注入を矢印gで示すように行い、周辺回
路/ロジック部21においては、表面層22のこの場合
ドナータイプの不純物によってp型ウェル濃度が低減化
され、低閾値電圧化がはかられる。
【0035】上述したようにリセス酸化膜形成前に予め
不純物を注入して閾値電圧Vth調整用の不純物を注入し
ておく場合に例えばリセス酸化膜厚のばらつきやボロン
等の不純物の偏析による表面濃度の変動によるメモリセ
ル部の閾値電圧Vthのばらつきを招く恐れがあるが、上
述の図2A及びBにおいて説明した方法による場合はこ
のような閾値電圧Vthのばらつきを抑えることができ
る。
不純物を注入して閾値電圧Vth調整用の不純物を注入し
ておく場合に例えばリセス酸化膜厚のばらつきやボロン
等の不純物の偏析による表面濃度の変動によるメモリセ
ル部の閾値電圧Vthのばらつきを招く恐れがあるが、上
述の図2A及びBにおいて説明した方法による場合はこ
のような閾値電圧Vthのばらつきを抑えることができ
る。
【0036】また、p型ウェルを形成すべき領域に予め
p型不純物を注入しておき、この後図2Aに示すように
リセス酸化膜5を形成し、更にこれをマスクとして表面
層22を形成する場合においても、同様にメモリセル部
20と周辺回路/ロジック部21との閾値電圧Vthを変
調させることができる。しかしながらこの場合において
も、ウェル形成用の不純物を導入した後にリセス酸化膜
を形成することから、このリセス酸化膜の厚さを充分と
れず、メモリセル部と周辺回路/ロジック部との段差、
いわゆるリセス深さを充分にとれなくなる恐れがある。
p型不純物を注入しておき、この後図2Aに示すように
リセス酸化膜5を形成し、更にこれをマスクとして表面
層22を形成する場合においても、同様にメモリセル部
20と周辺回路/ロジック部21との閾値電圧Vthを変
調させることができる。しかしながらこの場合において
も、ウェル形成用の不純物を導入した後にリセス酸化膜
を形成することから、このリセス酸化膜の厚さを充分と
れず、メモリセル部と周辺回路/ロジック部との段差、
いわゆるリセス深さを充分にとれなくなる恐れがある。
【0037】また更に、周辺回路部又はロジック部21
においてアナログ回路を搭載する場合には、上述の図1
A〜C又は図2A及びBにおける工程を経た後、図3に
示すように、各トランジスタのゲート電極14、低不純
物濃度領域15、サイドウォール16を形成し、更に例
えばソース/ドレイン領域17形成用のレジスト12を
利用して、ソース/ドレイン領域形成後、或いはその以
前に、n型又はp型の不純物を矢印hで示すように注入
する。図3において1は半導体基体、6はフィールド絶
縁層を示す。
においてアナログ回路を搭載する場合には、上述の図1
A〜C又は図2A及びBにおける工程を経た後、図3に
示すように、各トランジスタのゲート電極14、低不純
物濃度領域15、サイドウォール16を形成し、更に例
えばソース/ドレイン領域17形成用のレジスト12を
利用して、ソース/ドレイン領域形成後、或いはその以
前に、n型又はp型の不純物を矢印hで示すように注入
する。図3において1は半導体基体、6はフィールド絶
縁層を示す。
【0038】このとき、周辺回路/ロジック部21の一
部のトランジスタに閾値電圧調整用の不純物を注入する
ように、そのレジスト12のパターンを選定する。即ち
図示の例においては、ゲート電極14Aの両側のみにソ
ース/ドレイン領域17を形成して、ここにVth調整用
不純物を注入し、ゲート電極14Bはレジスト12で覆
われたままとなるように構成する。
部のトランジスタに閾値電圧調整用の不純物を注入する
ように、そのレジスト12のパターンを選定する。即ち
図示の例においては、ゲート電極14Aの両側のみにソ
ース/ドレイン領域17を形成して、ここにVth調整用
不純物を注入し、ゲート電極14Bはレジスト12で覆
われたままとなるように構成する。
【0039】この場合、予め前述の図1又は図2の工程
において、周辺回路/ロジック部21のウェルの不純物
濃度を低濃度とする場合は、例えばAs、P等のn型不
純物を注入して、特にゲート電極14Aの直下の表面層
19をより高い濃度として閾値電圧Vthをより低減化す
ることができる。例えばこのトランジスタの閾値電圧を
0.3V、またゲート電極14Bの構成するトランジス
タの閾値電圧を例えば0.55V程度とすることができ
る。
において、周辺回路/ロジック部21のウェルの不純物
濃度を低濃度とする場合は、例えばAs、P等のn型不
純物を注入して、特にゲート電極14Aの直下の表面層
19をより高い濃度として閾値電圧Vthをより低減化す
ることができる。例えばこのトランジスタの閾値電圧を
0.3V、またゲート電極14Bの構成するトランジス
タの閾値電圧を例えば0.55V程度とすることができ
る。
【0040】又、B等のp型不純物を注入してこの表面
層19を低濃度として高閾値電圧化することもでき、こ
の場合逆にこのトランジスタの閾値電圧を例えば0.5
5V、ゲート電極14Bの構成するトランジスタを0.
3Vとして構成する等、種々の態様を採り得る。
層19を低濃度として高閾値電圧化することもでき、こ
の場合逆にこのトランジスタの閾値電圧を例えば0.5
5V、ゲート電極14Bの構成するトランジスタを0.
3Vとして構成する等、種々の態様を採り得る。
【0041】このようにして、周辺回路/ロジック部に
おいてアナログ回路を搭載する場合においても、その閾
値電圧調整のためにフォトレジストマスクを増加させる
ことがなく、従って低コストでの製造が可能となる。
おいてアナログ回路を搭載する場合においても、その閾
値電圧調整のためにフォトレジストマスクを増加させる
ことがなく、従って低コストでの製造が可能となる。
【0042】尚、本発明は上述の各例に限定されること
なく、各層を逆導電型とする等、その他種々の変形変更
が可能であることはいうまでもない。
なく、各層を逆導電型とする等、その他種々の変形変更
が可能であることはいうまでもない。
【0043】
【発明の効果】上述したように、本発明によればフォト
レジストのパターン数、即ちマスク数の増加を招くこと
がなく従って低コストで、リーク電流が少なく保持特性
の良好なメモリ部と、低電圧動作が可能な周辺回路部又
はロジック部とが同一半導体基体上に形成された半導体
装置を製造することができる。
レジストのパターン数、即ちマスク数の増加を招くこと
がなく従って低コストで、リーク電流が少なく保持特性
の良好なメモリ部と、低電圧動作が可能な周辺回路部又
はロジック部とが同一半導体基体上に形成された半導体
装置を製造することができる。
【0044】また更に、アナログ回路を搭載する場合
に、ソース/ドレイン領域形成用のフォトレジストマス
クを利用して表面に不純物を注入することによって、ゲ
ート電極を介してその下に閾値電圧Vth調整用の表面層
を形成し、周辺回路部又はロジック部における閾値電圧
Vthを変調することができる。
に、ソース/ドレイン領域形成用のフォトレジストマス
クを利用して表面に不純物を注入することによって、ゲ
ート電極を介してその下に閾値電圧Vth調整用の表面層
を形成し、周辺回路部又はロジック部における閾値電圧
Vthを変調することができる。
【図1】Aは本発明の一実施例の一製造工程図である。
Bは本発明の一実施例の一製造工程図である。Cは本発
明の一実施例の一製造工程図である。
Bは本発明の一実施例の一製造工程図である。Cは本発
明の一実施例の一製造工程図である。
【図2】Aは本発明の他の実施例の一製造工程図であ
る。Bは本発明の他の実施例の一製造工程図である。
る。Bは本発明の他の実施例の一製造工程図である。
【図3】本発明の他の実施例の一製造工程図である。
【図4】Aは半導体装置の製法の一例の一製造工程図で
ある。Bは半導体装置の製法の一例の一製造工程図であ
る。Cは半導体装置の製法の一例の一製造工程図であ
る。Dは半導体装置の製法の一例の一製造工程図であ
る。
ある。Bは半導体装置の製法の一例の一製造工程図であ
る。Cは半導体装置の製法の一例の一製造工程図であ
る。Dは半導体装置の製法の一例の一製造工程図であ
る。
【図5】Aは半導体装置の製法の一例の一製造工程図で
ある。Bは半導体装置の製法の一例の一製造工程図であ
る。Cは半導体装置の製法の一例の一製造工程図であ
る。
ある。Bは半導体装置の製法の一例の一製造工程図であ
る。Cは半導体装置の製法の一例の一製造工程図であ
る。
【図6】半導体装置の一例の略線的拡大断面図である。
1 半導体基体 5 リセス酸化膜 6 フィールド絶縁層 8,9 ウェル 11,13 表面層 14 ゲート電極 15 低不純物濃度領域 17 ソース/ドレイン領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8234 27/088 21/8242 27/108 9274−4M H01L 21/94 A 9170−4M 27/08 102 B 7210−4M 27/10 325 R
Claims (8)
- 【請求項1】 同一の半導体基体の一主面上にメモリセ
ル部とロジック部とを形成する半導体装置の製法におい
て、 上記メモリセル部のみに閾値電圧調整用の不純物を導入
する工程と、 その後、上記メモリセル部表面を酸化してリセス酸化膜
を形成する工程とを有することを特徴とする半導体装置
の製法。 - 【請求項2】 同一の半導体基体の一主面上にメモリセ
ル部とロジック部とを形成する半導体装置の製法におい
て、 上記メモリセル部表面を酸化してリセス酸化膜を形成す
る工程と、 上記リセス酸化膜をマスクとして閾値電圧調整用の不純
物を導入する工程とを有することを特徴とする半導体装
置の製法。 - 【請求項3】 リセス酸化膜除去後に、ウェル形成用の
不純物を導入することを特徴とする上記請求項2に記載
の半導体装置の製法。 - 【請求項4】 上記ロジック部の一部にソース/ドレイ
ン領域へのイオン注入用マスクを用いて、閾値電圧調整
用の不純物を導入することを特徴とする上記請求項1又
は2又は3に記載の半導体装置の製法。 - 【請求項5】 同一の半導体基体の一主面上にメモリセ
ル部と周辺回路部とを形成する半導体装置の製法におい
て、 上記メモリセル部のみに閾値電圧調整用の不純物を導入
する工程と、 その後、上記メモリセル部表面を酸化してリセス酸化膜
を形成する工程とを有することを特徴とする半導体装置
の製法。 - 【請求項6】 同一の半導体基体の一主面上にメモリセ
ル部と周辺回路部とを形成する半導体装置の製法におい
て、 上記メモリセル部表面を酸化してリセス酸化膜を形成す
る工程と、 上記リセス酸化膜をマスクとして閾値電圧調整用の不純
物を導入する工程とを有することを特徴とする半導体装
置の製法。 - 【請求項7】 リセス酸化膜除去後に、ウェル形成用の
不純物を導入することを特徴とする上記請求項6に記載
の半導体装置の製法。 - 【請求項8】 上記周辺回路部の一部にソース/ドレイ
ン領域へのイオン注入用マスクを用いて、閾値電圧調整
用の不純物を導入することを特徴とする上記請求項5又
は6又は7に記載の半導体装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23998293A JP3279000B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23998293A JP3279000B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0799236A true JPH0799236A (ja) | 1995-04-11 |
JP3279000B2 JP3279000B2 (ja) | 2002-04-30 |
Family
ID=17052721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23998293A Expired - Fee Related JP3279000B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3279000B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
JP2008160129A (ja) * | 1997-04-10 | 2008-07-10 | Elpida Memory Inc | 半導体集積回路装置およびその製造方法 |
-
1993
- 1993-09-27 JP JP23998293A patent/JP3279000B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008160129A (ja) * | 1997-04-10 | 2008-07-10 | Elpida Memory Inc | 半導体集積回路装置およびその製造方法 |
US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
US7429507B2 (en) | 1998-10-02 | 2008-09-30 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
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---|---|
JP3279000B2 (ja) | 2002-04-30 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |