JPH0799236A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0799236A JPH0799236A JP5239982A JP23998293A JPH0799236A JP H0799236 A JPH0799236 A JP H0799236A JP 5239982 A JP5239982 A JP 5239982A JP 23998293 A JP23998293 A JP 23998293A JP H0799236 A JPH0799236 A JP H0799236A
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- Dram (AREA)
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】
【目的】 同一の半導体基体上にメモリセル部と周辺回
路部又はロジック部とを形成するＡＳＩＣ ＤＲＡＭの
製造にあたって、そのフォトレジスト工程数を減少させ
て、コストの低減化をはかる。 【構成】 同一の半導体基体１の一主面上にメモリセル
部２０と周辺回路部又はロジック部、図示の例において
はロジック部２１とを形成する半導体装置の製法におい
て、メモリセル部２０のみに閾値電圧調整用の不純物を
導入する工程と、その後、このメモリセル部２０の表面
を酸化してリセス酸化膜５を形成する工程とを有する。
路部又はロジック部とを形成するＡＳＩＣ ＤＲＡＭの
製造にあたって、そのフォトレジスト工程数を減少させ
て、コストの低減化をはかる。 【構成】 同一の半導体基体１の一主面上にメモリセル
部２０と周辺回路部又はロジック部、図示の例において
はロジック部２１とを形成する半導体装置の製法におい
て、メモリセル部２０のみに閾値電圧調整用の不純物を
導入する工程と、その後、このメモリセル部２０の表面
を酸化してリセス酸化膜５を形成する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、同一の半導体基体の一
主面に例えばロジック回路部又は周辺回路部と、メモリ
セル部とが形成されて成る半導体装置の製法に関する。
主面に例えばロジック回路部又は周辺回路部と、メモリ
セル部とが形成されて成る半導体装置の製法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）等の半導体装置では、メモリ
セル部と、このメモリセル部を動作させる駆動回路や入
出力回路等を含む周辺回路部、又はフリップフロップや
ラッチ回路、シフトレジスタ等の信号処理用のいわゆる
ロジック部とが同一の半導体基体上に形成されるＡＳＩ
Ｃ（Application Specific Integrated Circuit ）型の
構成が提案されている。
ダム・アクセス・メモリ）等の半導体装置では、メモリ
セル部と、このメモリセル部を動作させる駆動回路や入
出力回路等を含む周辺回路部、又はフリップフロップや
ラッチ回路、シフトレジスタ等の信号処理用のいわゆる
ロジック部とが同一の半導体基体上に形成されるＡＳＩ
Ｃ（Application Specific Integrated Circuit ）型の
構成が提案されている。
【０００３】このような半導体装置においては、ＤＲＡ
Ｍのメモリセル部においては、キャパシタに電荷を蓄積
することから、ここで使用されるトランジスタ（アクセ
ス・トランジスタ）にオフ電流が流れ易い。従って、こ
のアクセス・トランジスタはその閾値電圧Ｖthを高めに
設定することが要求されている。
Ｍのメモリセル部においては、キャパシタに電荷を蓄積
することから、ここで使用されるトランジスタ（アクセ
ス・トランジスタ）にオフ電流が流れ易い。従って、こ
のアクセス・トランジスタはその閾値電圧Ｖthを高めに
設定することが要求されている。
【０００４】一方、ロジック部或いは周辺回路部におい
ては、閾値電圧Ｖthはメモリセル部に比し低く設定する
ことが望ましく、また特にアナログ回路を混載する場合
には、この周辺回路部又はロジック部において２種以上
の閾値電圧Ｖthのトランジスタを設ける必要がある。
ては、閾値電圧Ｖthはメモリセル部に比し低く設定する
ことが望ましく、また特にアナログ回路を混載する場合
には、この周辺回路部又はロジック部において２種以上
の閾値電圧Ｖthのトランジスタを設ける必要がある。
【０００５】このような特性の異なるトランジスタを一
つの基体上に設ける場合、複数のマスクパターンを用意
して、例えば異なるパターンのフォトレジストをマスク
として不純物注入を行うことにより、基体上に異なる濃
度の不純物領域を形成して、閾値電圧Ｖthを調整するよ
うにしている。
つの基体上に設ける場合、複数のマスクパターンを用意
して、例えば異なるパターンのフォトレジストをマスク
として不純物注入を行うことにより、基体上に異なる濃
度の不純物領域を形成して、閾値電圧Ｖthを調整するよ
うにしている。
【０００６】図４〜図６を参照してこのような半導体装
置の特にトランジスタ製造工程の一例を説明する。先ず
図４Ａに示すように、Ｓｉ等の半導体基体１上に熱酸化
等により薄い酸化膜１ａを全面的に形成した後、ＳｉＮ
等の窒化膜３をＣＶＤ（化学的気相成長法）で成膜した
後、フォトリソグラフィによって、即ちレジスト４の塗
布、パターン露光、現像、ＲＩＥ（反応性イオンエッチ
ング）等の異方性エッチング等を行って、例えばメモリ
セル部を形成すべき領域に開口を有するパターンとして
パターニングする。
置の特にトランジスタ製造工程の一例を説明する。先ず
図４Ａに示すように、Ｓｉ等の半導体基体１上に熱酸化
等により薄い酸化膜１ａを全面的に形成した後、ＳｉＮ
等の窒化膜３をＣＶＤ（化学的気相成長法）で成膜した
後、フォトリソグラフィによって、即ちレジスト４の塗
布、パターン露光、現像、ＲＩＥ（反応性イオンエッチ
ング）等の異方性エッチング等を行って、例えばメモリ
セル部を形成すべき領域に開口を有するパターンとして
パターニングする。
【０００７】そしてこのレジスト４を除去した後、図４
Ｂに示すように、熱酸化等によりメモリセル部を形成す
べき領域に厚い酸化膜、即ちリセス酸化膜５を形成す
る。そして更に、ウェットエッチング等により窒化膜３
及びリセス酸化膜５及び酸化膜１ａを除去して、基体１
上に段差形状を形成する。メモリセル部に積層型のキャ
パシタを形成すると、この部分の高さのために周辺回路
部及びロジック部とメモリセル部との高低差が生じ、こ
の上に例えば多層配線を形成すると配線加工の露光焦点
ずれによる寸法差により、いわゆるリソグラフィマージ
ンが小さくなる等の不都合が生じることから、図４Ｃに
示すように、メモリセル部を基体上に予め設けた凹部に
形成することによって配線層の段差を緩和することがで
きる。
Ｂに示すように、熱酸化等によりメモリセル部を形成す
べき領域に厚い酸化膜、即ちリセス酸化膜５を形成す
る。そして更に、ウェットエッチング等により窒化膜３
及びリセス酸化膜５及び酸化膜１ａを除去して、基体１
上に段差形状を形成する。メモリセル部に積層型のキャ
パシタを形成すると、この部分の高さのために周辺回路
部及びロジック部とメモリセル部との高低差が生じ、こ
の上に例えば多層配線を形成すると配線加工の露光焦点
ずれによる寸法差により、いわゆるリソグラフィマージ
ンが小さくなる等の不都合が生じることから、図４Ｃに
示すように、メモリセル部を基体上に予め設けた凹部に
形成することによって配線層の段差を緩和することがで
きる。
【０００８】そしてこの後、図４Ｄに示すように、メモ
リセル部と周辺回路部或いはロジック部を形成すべき領
域を分離するいわゆるフィールド絶縁層６を、例えば上
述のリセス酸化膜と同様に、酸化膜を全面的に形成した
後、所定のパターンに窒化膜をパターニング形成してレ
ジスト除去後に選択酸化を行い、その後窒化膜及び薄い
酸化膜を除去して形成することができる。
リセル部と周辺回路部或いはロジック部を形成すべき領
域を分離するいわゆるフィールド絶縁層６を、例えば上
述のリセス酸化膜と同様に、酸化膜を全面的に形成した
後、所定のパターンに窒化膜をパターニング形成してレ
ジスト除去後に選択酸化を行い、その後窒化膜及び薄い
酸化膜を除去して形成することができる。
【０００９】更にこの後、全面的に薄い酸化膜１ａを形
成した後、レジスト７をマスクとしてこの場合図５Ａに
示すようにｎ型の半導体基体１を用いる場合は、矢印ａ
で示すようにｐ型の例えばボロンＢ等の不純物をイオン
注入してｐ型のウェル８及び９を形成する。
成した後、レジスト７をマスクとしてこの場合図５Ａに
示すようにｎ型の半導体基体１を用いる場合は、矢印ａ
で示すようにｐ型の例えばボロンＢ等の不純物をイオン
注入してｐ型のウェル８及び９を形成する。
【００１０】次に、図示しないがフィールド絶縁層６の
直下にチャネルストップ用のイオン注入や、ソース／ド
レイン領域の直下の空乏層の広がりを抑えるためのイオ
ン注入を行った後、図５Ｂに示すように、例えばメモリ
セル部を形成すべき領域以外を全てレジスト１０でマス
クして、トランジスタの閾値電圧Ｖthを調整するための
不純物、この場合閾値電圧Ｖthを低減化させるためのｐ
型の不純物を矢印ｂで示すように導入して高不純物濃度
とされた表面層１１を形成する。
直下にチャネルストップ用のイオン注入や、ソース／ド
レイン領域の直下の空乏層の広がりを抑えるためのイオ
ン注入を行った後、図５Ｂに示すように、例えばメモリ
セル部を形成すべき領域以外を全てレジスト１０でマス
クして、トランジスタの閾値電圧Ｖthを調整するための
不純物、この場合閾値電圧Ｖthを低減化させるためのｐ
型の不純物を矢印ｂで示すように導入して高不純物濃度
とされた表面層１１を形成する。
【００１１】更に、上述したようにロジック回路及び周
辺回路部をアナログ回路で構成する場合は、図５Ｃに示
すように、その所定領域に開口を有するレジスト１２を
パターニング形成してこれをマスクとして閾値電圧Ｖth
調整用の不純物を矢印ｃで示すように導入し、上述の表
面層１１に比し低いが他の領域に比し高い不純物濃度と
された表面層１３を形成する。
辺回路部をアナログ回路で構成する場合は、図５Ｃに示
すように、その所定領域に開口を有するレジスト１２を
パターニング形成してこれをマスクとして閾値電圧Ｖth
調整用の不純物を矢印ｃで示すように導入し、上述の表
面層１１に比し低いが他の領域に比し高い不純物濃度と
された表面層１３を形成する。
【００１２】そしてこの後、図示しないが例えばロジッ
ク部又は周辺回路部をｎ型及びｐ型のトランジスタを用
いるＣＭＯＳ構成とする場合は、上述の図５Ａ〜Ｃにお
いて説明した工程と同様のプロセスにより、ロジック又
は周辺回路部側のウェル９の内部にｎ型不純物を導入し
てウェル、また閾値電圧Ｖth調整用の表面層等を形成す
る。
ク部又は周辺回路部をｎ型及びｐ型のトランジスタを用
いるＣＭＯＳ構成とする場合は、上述の図５Ａ〜Ｃにお
いて説明した工程と同様のプロセスにより、ロジック又
は周辺回路部側のウェル９の内部にｎ型不純物を導入し
てウェル、また閾値電圧Ｖth調整用の表面層等を形成す
る。
【００１３】次に、表面の酸化膜１ａを一旦除去した
後、図６に示すようにゲート酸化膜１３を形成し、この
上にポリＳｉ、ＷＳｉx 等のゲート電極を構成する層を
ＣＶＤ等により積層形成した後所定のパターンにフォト
リソグラフィ等の適用によりパターニングしてゲート電
極１４を形成する。
後、図６に示すようにゲート酸化膜１３を形成し、この
上にポリＳｉ、ＷＳｉx 等のゲート電極を構成する層を
ＣＶＤ等により積層形成した後所定のパターンにフォト
リソグラフィ等の適用によりパターニングしてゲート電
極１４を形成する。
【００１４】そして更に、所定のパターンのレジストを
マスクとして先ず例えばｎ型の不純物を注入して低不純
物濃度領域１５、いわゆるＬＤＤ(Lightly Doped Drai
n) 領域を形成し、更に上述したようにＣＭＯＳ構成と
する場合は、ｎ型のウェル１９内のｐ型のＬＤＤ領域１
５を同様にフォトレジストをマスクとしてｐ型不純物を
注入して形成する。このとき、上述の図５Ｂ及びＣの工
程において形成した閾値電圧Ｖth調整のための表面層１
１、１３が形成された領域においては、ｐ型不純物が高
濃度に注入されていることから、この部分のｐ型不純物
濃度が他部に比し高濃度となってｎチャンネルトランジ
スタの高閾値電圧化をはかることができる。
マスクとして先ず例えばｎ型の不純物を注入して低不純
物濃度領域１５、いわゆるＬＤＤ(Lightly Doped Drai
n) 領域を形成し、更に上述したようにＣＭＯＳ構成と
する場合は、ｎ型のウェル１９内のｐ型のＬＤＤ領域１
５を同様にフォトレジストをマスクとしてｐ型不純物を
注入して形成する。このとき、上述の図５Ｂ及びＣの工
程において形成した閾値電圧Ｖth調整のための表面層１
１、１３が形成された領域においては、ｐ型不純物が高
濃度に注入されていることから、この部分のｐ型不純物
濃度が他部に比し高濃度となってｎチャンネルトランジ
スタの高閾値電圧化をはかることができる。
【００１５】この後、ＳｉＯ2 等を全面的にＣＶＤ等に
より被着してＲＩＥ等の異方性エッチングを施して、ゲ
ート電極１４の両側にサイドウォール１７を形成した
後、周辺回路部又はロジック部２１のゲート電極１４の
両側に比較的高濃度のソース／ドレイン領域１７を、同
様に所要のパターンのフォトレジストをマスクとして先
ずｎ型、続いてｐ型領域を順次形成して各部のＭＯＳト
ランジスタを形成することができる。このときメモリセ
ル部２０のトランジスタはオン／オフ動作のみであるこ
と、また高濃度にイオン注入すると欠陥に起因するリー
クが生じる恐れがあることから、低不純物濃度の不純物
領域１５いわゆるＬＤＤのみを形成する。
より被着してＲＩＥ等の異方性エッチングを施して、ゲ
ート電極１４の両側にサイドウォール１７を形成した
後、周辺回路部又はロジック部２１のゲート電極１４の
両側に比較的高濃度のソース／ドレイン領域１７を、同
様に所要のパターンのフォトレジストをマスクとして先
ずｎ型、続いてｐ型領域を順次形成して各部のＭＯＳト
ランジスタを形成することができる。このときメモリセ
ル部２０のトランジスタはオン／オフ動作のみであるこ
と、また高濃度にイオン注入すると欠陥に起因するリー
クが生じる恐れがあることから、低不純物濃度の不純物
領域１５いわゆるＬＤＤのみを形成する。
【００１６】そしてこの後、不純物活性化のためのアニ
ール処理等を施した後、更に層間絶縁層等を介してメモ
リセル部にキャパシタ１８を形成し、この上に配線層等
を形成して周辺回路／ロジック部２１とメモリセル部２
０を同一基体上に形成したＡＳＩＣ ＤＲＡＭを形成す
ることができる。
ール処理等を施した後、更に層間絶縁層等を介してメモ
リセル部にキャパシタ１８を形成し、この上に配線層等
を形成して周辺回路／ロジック部２１とメモリセル部２
０を同一基体上に形成したＡＳＩＣ ＤＲＡＭを形成す
ることができる。
【００１７】このようにメモリセル部と周辺回路部又は
ロジック部とのウェルを分離することにより、例えば周
辺回路部の入力電極からパルス状の大電圧が入力される
いわゆるアンダーシュート等によりメモリ内容が破壊さ
れることを防ぐ耐性をもたせることができる。
ロジック部とのウェルを分離することにより、例えば周
辺回路部の入力電極からパルス状の大電圧が入力される
いわゆるアンダーシュート等によりメモリ内容が破壊さ
れることを防ぐ耐性をもたせることができる。
【００１８】そしてこの場合、上述したようにメモリセ
ル部２０と周辺回路／ロジック部２１とにおいて閾値電
圧Ｖthを調整するためのフォトレジストマスクとして、
図５Ａ〜Ｃにおいて説明した３種類の他、ＣＭＯＳ構成
とする場合は更に３種類のパターンを必要とすることか
らフォトレジスト工程数が比較的多い。
ル部２０と周辺回路／ロジック部２１とにおいて閾値電
圧Ｖthを調整するためのフォトレジストマスクとして、
図５Ａ〜Ｃにおいて説明した３種類の他、ＣＭＯＳ構成
とする場合は更に３種類のパターンを必要とすることか
らフォトレジスト工程数が比較的多い。
【００１９】このような半導体装置の製法においては一
般にフォトレジスト工程の占める割合が多く、コスト高
を招く大きな要因となっていることは周知の事実であ
り、上述したようにフォトレジスト工程数を増やすこと
によって特性を作り分けることは半導体装置のコストパ
フォーマンスを低下させることとなって望ましくない。
般にフォトレジスト工程の占める割合が多く、コスト高
を招く大きな要因となっていることは周知の事実であ
り、上述したようにフォトレジスト工程数を増やすこと
によって特性を作り分けることは半導体装置のコストパ
フォーマンスを低下させることとなって望ましくない。
【００２０】
【発明が解決しようとする課題】本発明は、上述したよ
うに同一の半導体基体上にメモリセル部と周辺回路部又
はロジック部とを形成するいわゆるＡＳＩＣ ＤＲＡＭ
の製造にあたって、そのフォトレジスト工程数を減少さ
せて、コストの低減化をはかる。
うに同一の半導体基体上にメモリセル部と周辺回路部又
はロジック部とを形成するいわゆるＡＳＩＣ ＤＲＡＭ
の製造にあたって、そのフォトレジスト工程数を減少さ
せて、コストの低減化をはかる。
【００２１】
【課題を解決するための手段】本発明は、その一例の製
造工程を図１Ａ〜Ｃに示すように、同一の半導体基体１
の一主面上にメモリセル部２０と周辺回路部又はロジッ
ク部、図示の例においてはロジック部２１とを形成する
半導体装置の製法において、メモリセル部２０のみに閾
値電圧調整用の不純物を導入する工程と、その後、この
メモリセル部２０の表面を酸化してリセス酸化膜５を形
成する工程とを有する。
造工程を図１Ａ〜Ｃに示すように、同一の半導体基体１
の一主面上にメモリセル部２０と周辺回路部又はロジッ
ク部、図示の例においてはロジック部２１とを形成する
半導体装置の製法において、メモリセル部２０のみに閾
値電圧調整用の不純物を導入する工程と、その後、この
メモリセル部２０の表面を酸化してリセス酸化膜５を形
成する工程とを有する。
【００２２】また本発明は、その一例の製造工程を図２
Ａ及びＢに示すように、同一の半導体基体１の一主面上
にメモリセル部２０と周辺回路部又はロジック部、この
場合も図示の例においてはロジック部２１とを形成する
半導体装置の製法において、メモリセル部２０の表面を
酸化してリセス酸化膜５を形成する工程と、このリセス
酸化膜５をマスクとして閾値電圧調整用の不純物を導入
する工程とを有する。
Ａ及びＢに示すように、同一の半導体基体１の一主面上
にメモリセル部２０と周辺回路部又はロジック部、この
場合も図示の例においてはロジック部２１とを形成する
半導体装置の製法において、メモリセル部２０の表面を
酸化してリセス酸化膜５を形成する工程と、このリセス
酸化膜５をマスクとして閾値電圧調整用の不純物を導入
する工程とを有する。
【００２３】また更に本発明は、上述の製法において例
えば図２Ｂに示すように、リセス酸化膜５の除去後に、
ウェル８、９形成用の不純物を導入する。
えば図２Ｂに示すように、リセス酸化膜５の除去後に、
ウェル８、９形成用の不純物を導入する。
【００２４】また本発明は、上述の各製法において、図
３にその一例の一製造工程を示すように、周辺回路／ロ
ジック部２１の一部にソース／ドレイン領域１７へのイ
オン注入用マスクを用いて、閾値電圧調整用の不純物を
導入する。
３にその一例の一製造工程を示すように、周辺回路／ロ
ジック部２１の一部にソース／ドレイン領域１７へのイ
オン注入用マスクを用いて、閾値電圧調整用の不純物を
導入する。
【００２５】
【作用】上述したように、本発明においてはメモリセル
部２０のみに閾値電圧Ｖth調整用の不純物を予め注入す
ることから、例えばリセス酸化膜５の形成用のフォトレ
ジストをマスクとして不純物を注入することができ、そ
の後ウェルを形成するための不純物注入を行ってメモリ
セル部１１のウェル濃度を高めておくことによって、こ
の部分に形成するトランジスタの閾値電圧Ｖthを高くす
ることができる。
部２０のみに閾値電圧Ｖth調整用の不純物を予め注入す
ることから、例えばリセス酸化膜５の形成用のフォトレ
ジストをマスクとして不純物を注入することができ、そ
の後ウェルを形成するための不純物注入を行ってメモリ
セル部１１のウェル濃度を高めておくことによって、こ
の部分に形成するトランジスタの閾値電圧Ｖthを高くす
ることができる。
【００２６】または、リセス酸化膜５を形成した後、こ
れをマスクとして周辺回路又はロジック部を形成すべき
領域に選択的に、例えばメモリセル部内に形成するウェ
ル導電型とは逆の導電型の不純物を導入しておくことに
よって、その後の工程、例えばメモリセル部及び周辺回
路又はロジック部のウェル８、９を形成する際にメモリ
セル部における所望の濃度に設定しておけば、周辺回路
又はロジック部のウェルの表面濃度が低濃度となって、
メモリセル部のみを高閾値電圧化することができる。
れをマスクとして周辺回路又はロジック部を形成すべき
領域に選択的に、例えばメモリセル部内に形成するウェ
ル導電型とは逆の導電型の不純物を導入しておくことに
よって、その後の工程、例えばメモリセル部及び周辺回
路又はロジック部のウェル８、９を形成する際にメモリ
セル部における所望の濃度に設定しておけば、周辺回路
又はロジック部のウェルの表面濃度が低濃度となって、
メモリセル部のみを高閾値電圧化することができる。
【００２７】更にまた、周辺回路／ロジック部２１の一
部のソース／ドレイン領域１７を形成する際のイオン注
入用マスクを用いてソース／ドレイン領域１７の形成後
に、閾値電圧調整用の不純物を導入することによって、
周辺回路部やロジック部における各トランジスタの閾値
電圧を設定することができて、アナログ回路の搭載を可
能とすることができる。
部のソース／ドレイン領域１７を形成する際のイオン注
入用マスクを用いてソース／ドレイン領域１７の形成後
に、閾値電圧調整用の不純物を導入することによって、
周辺回路部やロジック部における各トランジスタの閾値
電圧を設定することができて、アナログ回路の搭載を可
能とすることができる。
【００２８】
【実施例】以下本発明による各実施例を図面を参照して
詳細に説明する。各例共に、同一の半導体基体１の上
に、メモリセル部と周辺回路部又はロジック部、或いは
両周辺回路部及びロジック部を形成して成るいわゆるＡ
ＳＩＣ ＤＲＡＭを形成する場合、即ち前述の図４〜図
６において説明した製法に本発明を適用した場合を示
す。
詳細に説明する。各例共に、同一の半導体基体１の上
に、メモリセル部と周辺回路部又はロジック部、或いは
両周辺回路部及びロジック部を形成して成るいわゆるＡ
ＳＩＣ ＤＲＡＭを形成する場合、即ち前述の図４〜図
６において説明した製法に本発明を適用した場合を示
す。
【００２９】先ず図１Ａ〜Ｃを参照して第１の実施例を
説明する。この場合、Ｓｉ等より成る半導体基体１の上
に表面酸化膜１ａを熱酸化等により形成し、更にＣＶＤ
等によりＳｉＮX 等の窒化膜３を成膜した後これをフォ
トリソグラフィ等の適用によって即ちレジスト４を塗
布、パターン露光、現像によりパターニングし、これを
マスクとしてＲＩＥ等の異方性エッチングによって窒化
膜３をパターニングする。そしてこの状態で、先ずメモ
リセル部を形成すべき領域に、矢印ｄで示すように例え
ばｐ型不純物のボロンＢ等をイオン注入して、表面層１
１を形成する。
説明する。この場合、Ｓｉ等より成る半導体基体１の上
に表面酸化膜１ａを熱酸化等により形成し、更にＣＶＤ
等によりＳｉＮX 等の窒化膜３を成膜した後これをフォ
トリソグラフィ等の適用によって即ちレジスト４を塗
布、パターン露光、現像によりパターニングし、これを
マスクとしてＲＩＥ等の異方性エッチングによって窒化
膜３をパターニングする。そしてこの状態で、先ずメモ
リセル部を形成すべき領域に、矢印ｄで示すように例え
ばｐ型不純物のボロンＢ等をイオン注入して、表面層１
１を形成する。
【００３０】そしてこの後、図１Ｂに示すように、レジ
スト４を除去した後、窒化膜３をマスクとして熱酸化等
によりリセス酸化膜５を形成する。このとき、不純物を
注入した表面層１１はリセス酸化膜５の下部に移動す
る。
スト４を除去した後、窒化膜３をマスクとして熱酸化等
によりリセス酸化膜５を形成する。このとき、不純物を
注入した表面層１１はリセス酸化膜５の下部に移動す
る。
【００３１】次に図１Ｃに示すように、リセス酸化膜
５、表面酸化膜１ａを除去した後に、メモリセル部２０
と、周辺回路部又はロジック部２１のｐ型のウェル８及
び９をレジスト７をマスクとして矢印ｅで示すようにイ
オン注入して形成する。このときの不純物濃度を、比較
的低閾値電圧Ｖthとすべき周辺回路／ロジック部２１に
合わせて選定することにより、この周辺回路／ロジック
部２１においては比較的低濃度、メモリセル部２０の特
に表面層１１においては比較的高濃度の不純物領域を形
成することができる。
５、表面酸化膜１ａを除去した後に、メモリセル部２０
と、周辺回路部又はロジック部２１のｐ型のウェル８及
び９をレジスト７をマスクとして矢印ｅで示すようにイ
オン注入して形成する。このときの不純物濃度を、比較
的低閾値電圧Ｖthとすべき周辺回路／ロジック部２１に
合わせて選定することにより、この周辺回路／ロジック
部２１においては比較的低濃度、メモリセル部２０の特
に表面層１１においては比較的高濃度の不純物領域を形
成することができる。
【００３２】このような製法によれば、レジストマスク
数の増加を招くことなく、メモリセル部２０と周辺回路
部又はロジック部２１とにおける表面不純物濃度を変調
することができて、低電圧動作が可能なＡＳＩＣ部を有
し、且つリーク電流が少なくメモリ保持特性の良いＡＳ
ＩＣ ＤＲＡＭを得ることができる。
数の増加を招くことなく、メモリセル部２０と周辺回路
部又はロジック部２１とにおける表面不純物濃度を変調
することができて、低電圧動作が可能なＡＳＩＣ部を有
し、且つリーク電流が少なくメモリ保持特性の良いＡＳ
ＩＣ ＤＲＡＭを得ることができる。
【００３３】また図２Ａに示すように、リセス酸化膜５
を形成した後、これをマスクとして全面的に矢印ｆで示
すように予め閾値電圧調整用の不純物を注入してもよ
い。この場合、周辺回路／ロジック部において低閾値電
圧Ｖthとなるように、例えばｐ型ウェルを形成する場合
はｎ型の不純物、例えばＡｓ又はＰ（りん）等をイオン
注入して低閾値電圧化のための表面層２２を形成する。
を形成した後、これをマスクとして全面的に矢印ｆで示
すように予め閾値電圧調整用の不純物を注入してもよ
い。この場合、周辺回路／ロジック部において低閾値電
圧Ｖthとなるように、例えばｐ型ウェルを形成する場合
はｎ型の不純物、例えばＡｓ又はＰ（りん）等をイオン
注入して低閾値電圧化のための表面層２２を形成する。
【００３４】そしてこの後、例えば図２Ｂに示すよう
に、ｐ型のウェル８及び９を形成する際に、メモリセル
部２０における所望の不純物濃度に合わせて両ウェル８
及び９の不純物注入を矢印ｇで示すように行い、周辺回
路／ロジック部２１においては、表面層２２のこの場合
ドナータイプの不純物によってｐ型ウェル濃度が低減化
され、低閾値電圧化がはかられる。
に、ｐ型のウェル８及び９を形成する際に、メモリセル
部２０における所望の不純物濃度に合わせて両ウェル８
及び９の不純物注入を矢印ｇで示すように行い、周辺回
路／ロジック部２１においては、表面層２２のこの場合
ドナータイプの不純物によってｐ型ウェル濃度が低減化
され、低閾値電圧化がはかられる。
【００３５】上述したようにリセス酸化膜形成前に予め
不純物を注入して閾値電圧Ｖth調整用の不純物を注入し
ておく場合に例えばリセス酸化膜厚のばらつきやボロン
等の不純物の偏析による表面濃度の変動によるメモリセ
ル部の閾値電圧Ｖthのばらつきを招く恐れがあるが、上
述の図２Ａ及びＢにおいて説明した方法による場合はこ
のような閾値電圧Ｖthのばらつきを抑えることができ
る。
不純物を注入して閾値電圧Ｖth調整用の不純物を注入し
ておく場合に例えばリセス酸化膜厚のばらつきやボロン
等の不純物の偏析による表面濃度の変動によるメモリセ
ル部の閾値電圧Ｖthのばらつきを招く恐れがあるが、上
述の図２Ａ及びＢにおいて説明した方法による場合はこ
のような閾値電圧Ｖthのばらつきを抑えることができ
る。
【００３６】また、ｐ型ウェルを形成すべき領域に予め
ｐ型不純物を注入しておき、この後図２Ａに示すように
リセス酸化膜５を形成し、更にこれをマスクとして表面
層２２を形成する場合においても、同様にメモリセル部
２０と周辺回路／ロジック部２１との閾値電圧Ｖthを変
調させることができる。しかしながらこの場合において
も、ウェル形成用の不純物を導入した後にリセス酸化膜
を形成することから、このリセス酸化膜の厚さを充分と
れず、メモリセル部と周辺回路／ロジック部との段差、
いわゆるリセス深さを充分にとれなくなる恐れがある。
ｐ型不純物を注入しておき、この後図２Ａに示すように
リセス酸化膜５を形成し、更にこれをマスクとして表面
層２２を形成する場合においても、同様にメモリセル部
２０と周辺回路／ロジック部２１との閾値電圧Ｖthを変
調させることができる。しかしながらこの場合において
も、ウェル形成用の不純物を導入した後にリセス酸化膜
を形成することから、このリセス酸化膜の厚さを充分と
れず、メモリセル部と周辺回路／ロジック部との段差、
いわゆるリセス深さを充分にとれなくなる恐れがある。
【００３７】また更に、周辺回路部又はロジック部２１
においてアナログ回路を搭載する場合には、上述の図１
Ａ〜Ｃ又は図２Ａ及びＢにおける工程を経た後、図３に
示すように、各トランジスタのゲート電極１４、低不純
物濃度領域１５、サイドウォール１６を形成し、更に例
えばソース／ドレイン領域１７形成用のレジスト１２を
利用して、ソース／ドレイン領域形成後、或いはその以
前に、ｎ型又はｐ型の不純物を矢印ｈで示すように注入
する。図３において１は半導体基体、６はフィールド絶
縁層を示す。
においてアナログ回路を搭載する場合には、上述の図１
Ａ〜Ｃ又は図２Ａ及びＢにおける工程を経た後、図３に
示すように、各トランジスタのゲート電極１４、低不純
物濃度領域１５、サイドウォール１６を形成し、更に例
えばソース／ドレイン領域１７形成用のレジスト１２を
利用して、ソース／ドレイン領域形成後、或いはその以
前に、ｎ型又はｐ型の不純物を矢印ｈで示すように注入
する。図３において１は半導体基体、６はフィールド絶
縁層を示す。
【００３８】このとき、周辺回路／ロジック部２１の一
部のトランジスタに閾値電圧調整用の不純物を注入する
ように、そのレジスト１２のパターンを選定する。即ち
図示の例においては、ゲート電極１４Ａの両側のみにソ
ース／ドレイン領域１７を形成して、ここにＶth調整用
不純物を注入し、ゲート電極１４Ｂはレジスト１２で覆
われたままとなるように構成する。
部のトランジスタに閾値電圧調整用の不純物を注入する
ように、そのレジスト１２のパターンを選定する。即ち
図示の例においては、ゲート電極１４Ａの両側のみにソ
ース／ドレイン領域１７を形成して、ここにＶth調整用
不純物を注入し、ゲート電極１４Ｂはレジスト１２で覆
われたままとなるように構成する。
【００３９】この場合、予め前述の図１又は図２の工程
において、周辺回路／ロジック部２１のウェルの不純物
濃度を低濃度とする場合は、例えばＡｓ、Ｐ等のｎ型不
純物を注入して、特にゲート電極１４Ａの直下の表面層
１９をより高い濃度として閾値電圧Ｖthをより低減化す
ることができる。例えばこのトランジスタの閾値電圧を
０．３Ｖ、またゲート電極１４Ｂの構成するトランジス
タの閾値電圧を例えば０．５５Ｖ程度とすることができ
る。
において、周辺回路／ロジック部２１のウェルの不純物
濃度を低濃度とする場合は、例えばＡｓ、Ｐ等のｎ型不
純物を注入して、特にゲート電極１４Ａの直下の表面層
１９をより高い濃度として閾値電圧Ｖthをより低減化す
ることができる。例えばこのトランジスタの閾値電圧を
０．３Ｖ、またゲート電極１４Ｂの構成するトランジス
タの閾値電圧を例えば０．５５Ｖ程度とすることができ
る。
【００４０】又、Ｂ等のｐ型不純物を注入してこの表面
層１９を低濃度として高閾値電圧化することもでき、こ
の場合逆にこのトランジスタの閾値電圧を例えば０．５
５Ｖ、ゲート電極１４Ｂの構成するトランジスタを０．
３Ｖとして構成する等、種々の態様を採り得る。
層１９を低濃度として高閾値電圧化することもでき、こ
の場合逆にこのトランジスタの閾値電圧を例えば０．５
５Ｖ、ゲート電極１４Ｂの構成するトランジスタを０．
３Ｖとして構成する等、種々の態様を採り得る。
【００４１】このようにして、周辺回路／ロジック部に
おいてアナログ回路を搭載する場合においても、その閾
値電圧調整のためにフォトレジストマスクを増加させる
ことがなく、従って低コストでの製造が可能となる。
おいてアナログ回路を搭載する場合においても、その閾
値電圧調整のためにフォトレジストマスクを増加させる
ことがなく、従って低コストでの製造が可能となる。
【００４２】尚、本発明は上述の各例に限定されること
なく、各層を逆導電型とする等、その他種々の変形変更
が可能であることはいうまでもない。
なく、各層を逆導電型とする等、その他種々の変形変更
が可能であることはいうまでもない。
【００４３】
【発明の効果】上述したように、本発明によればフォト
レジストのパターン数、即ちマスク数の増加を招くこと
がなく従って低コストで、リーク電流が少なく保持特性
の良好なメモリ部と、低電圧動作が可能な周辺回路部又
はロジック部とが同一半導体基体上に形成された半導体
装置を製造することができる。
レジストのパターン数、即ちマスク数の増加を招くこと
がなく従って低コストで、リーク電流が少なく保持特性
の良好なメモリ部と、低電圧動作が可能な周辺回路部又
はロジック部とが同一半導体基体上に形成された半導体
装置を製造することができる。
【００４４】また更に、アナログ回路を搭載する場合
に、ソース／ドレイン領域形成用のフォトレジストマス
クを利用して表面に不純物を注入することによって、ゲ
ート電極を介してその下に閾値電圧Ｖth調整用の表面層
を形成し、周辺回路部又はロジック部における閾値電圧
Ｖthを変調することができる。
に、ソース／ドレイン領域形成用のフォトレジストマス
クを利用して表面に不純物を注入することによって、ゲ
ート電極を介してその下に閾値電圧Ｖth調整用の表面層
を形成し、周辺回路部又はロジック部における閾値電圧
Ｖthを変調することができる。
【図１】Ａは本発明の一実施例の一製造工程図である。
Ｂは本発明の一実施例の一製造工程図である。Ｃは本発
明の一実施例の一製造工程図である。
Ｂは本発明の一実施例の一製造工程図である。Ｃは本発
明の一実施例の一製造工程図である。
【図２】Ａは本発明の他の実施例の一製造工程図であ
る。Ｂは本発明の他の実施例の一製造工程図である。
る。Ｂは本発明の他の実施例の一製造工程図である。
【図３】本発明の他の実施例の一製造工程図である。
【図４】Ａは半導体装置の製法の一例の一製造工程図で
ある。Ｂは半導体装置の製法の一例の一製造工程図であ
る。Ｃは半導体装置の製法の一例の一製造工程図であ
る。Ｄは半導体装置の製法の一例の一製造工程図であ
る。
ある。Ｂは半導体装置の製法の一例の一製造工程図であ
る。Ｃは半導体装置の製法の一例の一製造工程図であ
る。Ｄは半導体装置の製法の一例の一製造工程図であ
る。
【図５】Ａは半導体装置の製法の一例の一製造工程図で
ある。Ｂは半導体装置の製法の一例の一製造工程図であ
る。Ｃは半導体装置の製法の一例の一製造工程図であ
る。
ある。Ｂは半導体装置の製法の一例の一製造工程図であ
る。Ｃは半導体装置の製法の一例の一製造工程図であ
る。
【図６】半導体装置の一例の略線的拡大断面図である。
１ 半導体基体 ５ リセス酸化膜 ６ フィールド絶縁層 ８，９ ウェル １１，１３ 表面層 １４ ゲート電極 １５ 低不純物濃度領域 １７ ソース／ドレイン領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 21/8242 27/108 9274−4Ｍ Ｈ０１Ｌ 21/94 Ａ 9170−4Ｍ 27/08 １０２ Ｂ 7210−4Ｍ 27/10 ３２５ Ｒ
Claims (8)
- 【請求項１】 同一の半導体基体の一主面上にメモリセ
ル部とロジック部とを形成する半導体装置の製法におい
て、 上記メモリセル部のみに閾値電圧調整用の不純物を導入
する工程と、 その後、上記メモリセル部表面を酸化してリセス酸化膜
を形成する工程とを有することを特徴とする半導体装置
の製法。 - 【請求項２】 同一の半導体基体の一主面上にメモリセ
ル部とロジック部とを形成する半導体装置の製法におい
て、 上記メモリセル部表面を酸化してリセス酸化膜を形成す
る工程と、 上記リセス酸化膜をマスクとして閾値電圧調整用の不純
物を導入する工程とを有することを特徴とする半導体装
置の製法。 - 【請求項３】 リセス酸化膜除去後に、ウェル形成用の
不純物を導入することを特徴とする上記請求項２に記載
の半導体装置の製法。 - 【請求項４】 上記ロジック部の一部にソース／ドレイ
ン領域へのイオン注入用マスクを用いて、閾値電圧調整
用の不純物を導入することを特徴とする上記請求項１又
は２又は３に記載の半導体装置の製法。 - 【請求項５】 同一の半導体基体の一主面上にメモリセ
ル部と周辺回路部とを形成する半導体装置の製法におい
て、 上記メモリセル部のみに閾値電圧調整用の不純物を導入
する工程と、 その後、上記メモリセル部表面を酸化してリセス酸化膜
を形成する工程とを有することを特徴とする半導体装置
の製法。 - 【請求項６】 同一の半導体基体の一主面上にメモリセ
ル部と周辺回路部とを形成する半導体装置の製法におい
て、 上記メモリセル部表面を酸化してリセス酸化膜を形成す
る工程と、 上記リセス酸化膜をマスクとして閾値電圧調整用の不純
物を導入する工程とを有することを特徴とする半導体装
置の製法。 - 【請求項７】 リセス酸化膜除去後に、ウェル形成用の
不純物を導入することを特徴とする上記請求項６に記載
の半導体装置の製法。 - 【請求項８】 上記周辺回路部の一部にソース／ドレイ
ン領域へのイオン注入用マスクを用いて、閾値電圧調整
用の不純物を導入することを特徴とする上記請求項５又
は６又は７に記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23998293A JP3279000B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23998293A JP3279000B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799236A true JPH0799236A (ja) | 1995-04-11 |
| JP3279000B2 JP3279000B2 (ja) | 2002-04-30 |
Family
ID=17052721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23998293A Expired - Fee Related JP3279000B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279000B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
| US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
| US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| JP2008160129A (ja) * | 1997-04-10 | 2008-07-10 | Elpida Memory Inc | 半導体集積回路装置およびその製造方法 |
-
1993
- 1993-09-27 JP JP23998293A patent/JP3279000B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160129A (ja) * | 1997-04-10 | 2008-07-10 | Elpida Memory Inc | 半導体集積回路装置およびその製造方法 |
| US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| US7429507B2 (en) | 1998-10-02 | 2008-09-30 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
| KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP3279000B2 (ja) | 2002-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |