JPS6278870A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS6278870A JPS6278870A JP60218221A JP21822185A JPS6278870A JP S6278870 A JPS6278870 A JP S6278870A JP 60218221 A JP60218221 A JP 60218221A JP 21822185 A JP21822185 A JP 21822185A JP S6278870 A JPS6278870 A JP S6278870A
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- Japan
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳＯ８型半導体装置ける、閾値電圧の調整
方法に関するものである。
方法に関するものである。
本発明はＭＯＳ型半導体ｉＩｔで、閾値電圧を調整する
工程において、２回のフォト工程と２回のイオン打込を
有すること、この時以下のａ）ｍｌレジストで露出され
、第２レジストで露出される場所 ｂ）ｍｌレジストで露出され、第２レジストで露出され
ない場所 ｃ）第１レジストで露出されず、第２レジストで露出さ
れる場所 ｄ〕 第１レジストで露出されず、第２レジストで露出
されない場所 の４通りの構造をもつこと、 第２レジスト１＠の形成後、第１イオン打込を行なうこ
と、及び第２レジスト層の形成後、第２イオン打込を行
なうこと、これらの工程を有することにより、２回のフ
ォト工程で４水進の閾値電圧を調整するようにしたもの
である。
工程において、２回のフォト工程と２回のイオン打込を
有すること、この時以下のａ）ｍｌレジストで露出され
、第２レジストで露出される場所 ｂ）ｍｌレジストで露出され、第２レジストで露出され
ない場所 ｃ）第１レジストで露出されず、第２レジストで露出さ
れる場所 ｄ〕 第１レジストで露出されず、第２レジストで露出
されない場所 の４通りの構造をもつこと、 第２レジスト１＠の形成後、第１イオン打込を行なうこ
と、及び第２レジスト層の形成後、第２イオン打込を行
なうこと、これらの工程を有することにより、２回のフ
ォト工程で４水進の閾値電圧を調整するようにしたもの
である。
従来のＭＯＳ型半導体装置においては、所望の場所にレ
ジストを形成しイオン打込を行ない、閾ム電圧の調整を
している。
ジストを形成しイオン打込を行ない、閾ム電圧の調整を
している。
以下、従来の技術を図面に基づいて詳細に説明する。
第２図は従来の技術を工程１１式に示す図である。
１０１はＬＯＣｏＢ、＋０２はＷｅｌｌ領域、＋０５は
基板、ｌ０４ａ、＋０４ｂ、１０４ｃ、＋０４ｄは能動
素子領域、１０５ａは１回目のイオン打込、１０５ｂは
２回目のイオン打込、１０５ｃは５回目のイオン打込、
１０６はレジストである。
基板、ｌ０４ａ、＋０４ｂ、１０４ｃ、＋０４ｄは能動
素子領域、１０５ａは１回目のイオン打込、１０５ｂは
２回目のイオン打込、１０５ｃは５回目のイオン打込、
１０６はレジストである。
第２図（ａ）に示すように能ｍ素子領域＋０４ａ。
＋０ｄｂ、ｌ０ｄｃ、＋０４ａが形成されているとさ、
能動素子領域ＩＱ４ａ、ＩＱルｂ、＋ｏａＣに、イオン
打込１０５ａが行なわれないようにレジスト１０６ｔ−
形成し、能動素子領域１［］＋１１にイオン打込１０５
ａを行なう（第２図（ｂ））。この工程とＷｅｌｌ領域
１０２形成時の基板！Ｉｆ″′Ｃ能動素子領域＋０４４
の閾値電圧が調整される。
能動素子領域ＩＱ４ａ、ＩＱルｂ、＋ｏａＣに、イオン
打込１０５ａが行なわれないようにレジスト１０６ｔ−
形成し、能動素子領域１［］＋１１にイオン打込１０５
ａを行なう（第２図（ｂ））。この工程とＷｅｌｌ領域
１０２形成時の基板！Ｉｆ″′Ｃ能動素子領域＋０４４
の閾値電圧が調整される。
次にレジスト１０６を除去し、能ｌ１ｅＪ素子領域＋０
４ａ、ｊ０４ｂ、＋０４（Ｌにイオン打込１０５ｂが行
なわれないようにレジスト＋０６’ｉ形成し、能動素子
領域１０４Ｃにイオン打込１０５ｂを行なう。（第２図
（Ｃ））。この工程とＷθ１１領域１０２形成時の基板
ａ！ｆで能動素子領域１０６Ｃの閾値電圧が調整される
。
４ａ、ｊ０４ｂ、＋０４（Ｌにイオン打込１０５ｂが行
なわれないようにレジスト＋０６’ｉ形成し、能動素子
領域１０４Ｃにイオン打込１０５ｂを行なう。（第２図
（Ｃ））。この工程とＷθ１１領域１０２形成時の基板
ａ！ｆで能動素子領域１０６Ｃの閾値電圧が調整される
。
次にレジスト！０６を除去し、能動素子領域＋０４ａ、
ｌ０４ｃ、ｌ０４ａにイオン打込１０５ｃが行なわれな
いようにレジスト１０６を形成し、能ｆｉＪ素子領域１
０４ｂにイオン打込１０５Ｃを行なう（第２図（ｄ）〕
。この工程とｗｅ１１ｉｕ域１０２形成時の基板ａ度で
能動素子領域１０４ｂの閾値電圧が調整される。
ｌ０４ｃ、ｌ０４ａにイオン打込１０５ｃが行なわれな
いようにレジスト１０６を形成し、能ｆｉＪ素子領域１
０４ｂにイオン打込１０５Ｃを行なう（第２図（ｄ）〕
。この工程とｗｅ１１ｉｕ域１０２形成時の基板ａ度で
能動素子領域１０４ｂの閾値電圧が調整される。
仄にレジスト＋０６’ｉ除去する。
能動素子領域１０４ａはＴｅ１１領域１０２形成時の基
板慢（により調整される。
板慢（により調整される。
上述の工程を経てでき上ったＭＯＳ県半導体装電は、５
回のフォト工程と５回のイオン打込工程で６水進の一′
１１直電圧を調整する。
回のフォト工程と５回のイオン打込工程で６水進の一′
１１直電圧を調整する。
〔発明が解決しようとする問題点及び目的〕しかし、従
来のＭＯＩ３型半導体装置では、４水壇の閾イ直電圧を
調整するには、５回のフォト工程が必要であるという問
題点を有していた。そこで本発明は従来のこのような問
題点を解決するもので、２回のフォト工程で４水差の閾
値電圧を調整することを目的とする。
来のＭＯＩ３型半導体装置では、４水壇の閾イ直電圧を
調整するには、５回のフォト工程が必要であるという問
題点を有していた。そこで本発明は従来のこのような問
題点を解決するもので、２回のフォト工程で４水差の閾
値電圧を調整することを目的とする。
ｃ問題点を解決するための手段〕
本発明のＭＯＳ型半導体装置の製造方法は、ＭＯＳ型半
導体装置で、閾値電圧を調整する工程において、２回の
フォト工程と２回のイオン打込を有すること、この時以
下の ａ）第１レジストで露出され、第２レジストで露出され
る場所 ｂ）Ｈ＋レジストで露出され、第２レジストで露出され
ない場所 Ｃ）第１レジストで露出されず、第２レジストで露出さ
れる場所 ｃｌ）ｍｌレジストで露出されず、第２レジストで露出
されない場所 の４通シの構造をもつこと。
導体装置で、閾値電圧を調整する工程において、２回の
フォト工程と２回のイオン打込を有すること、この時以
下の ａ）第１レジストで露出され、第２レジストで露出され
る場所 ｂ）Ｈ＋レジストで露出され、第２レジストで露出され
ない場所 Ｃ）第１レジストで露出されず、第２レジストで露出さ
れる場所 ｃｌ）ｍｌレジストで露出されず、第２レジストで露出
されない場所 の４通シの構造をもつこと。
＠ルジスト層の形成後、第１イオン打込金行なうこと、
及び、第２レジスト層の形成後、第２イオン打込を行な
うこと、これらの工程を有することを特徴とするもので
ある。
及び、第２レジスト層の形成後、第２イオン打込を行な
うこと、これらの工程を有することを特徴とするもので
ある。
以下、本発明について実施例に基づいて詳細に説明する
。
。
８ｇ１図は本発明を工程１暁に示す図である。１０１は
ＬＯＣｏＢ 、＋０２はＩＡ’ｅｌ領域、１０５は基板
、＋０４ａ、＋０４ｂ、ｌ０４ｃ、＋０４ｄは能動素子
領域、１０５ａは１回目のイオン打込１０５ｂは２回目
のイオン打込、１０６はレジストである。
ＬＯＣｏＢ 、＋０２はＩＡ’ｅｌ領域、１０５は基板
、＋０４ａ、＋０４ｂ、ｌ０４ｃ、＋０４ｄは能動素子
領域、１０５ａは１回目のイオン打込１０５ｂは２回目
のイオン打込、１０６はレジストである。
第１図（ａ）に示すように能！４１］素子領域＋０ｄａ
。
。
＋０４ｂ、ｌ０４ａ 、Ｉｏ４ａが形成されているとき
、能動素子領域＋０４ｂ、１ｏａｄにイオン打込１０５
ａが行なわれないようにレジスト１０６を形成し、能動
素子領域＋０４ａ、ｌｏｉ！ｃにイオン打込１０５ａを
行なう（凛１図（ｂ）〕。
、能動素子領域＋０４ｂ、１ｏａｄにイオン打込１０５
ａが行なわれないようにレジスト１０６を形成し、能動
素子領域＋０４ａ、ｌｏｉ！ｃにイオン打込１０５ａを
行なう（凛１図（ｂ）〕。
次にレジス）１０６を除去し、能ｉＸｈ素子領域＋ｏａ
ｃ、＋ｏａａにイオン打込１０５ｂが行なわれないよう
にレジスト１０６を形成し、能動素子領域＋ｏａａ、＋
ｏａ’ｂＶｃイオン打込１０５ｂを行なう（第１図（Ｃ
））。
ｃ、＋ｏａａにイオン打込１０５ｂが行なわれないよう
にレジスト１０６を形成し、能動素子領域＋ｏａａ、＋
ｏａ’ｂＶｃイオン打込１０５ｂを行なう（第１図（Ｃ
））。
次にレジストヲ除去する。
上述の工程で、能動素子領域１０４ａは１回目のイオン
打込１０５ａと２回目のイオン打込１０５ｂとＷｅｌｌ
領域１０２形成時の基板４度により閾ｉｕｉ或圧′！１
−ｆ４整する。能動素子領域１０４ｂは２回目のイオン
打込１０５ｂとＷｅ１１領域１０２形成時の基板ａ度に
よね閾値電圧をＡ！！ｊｌする。能動素子領域１０４Ｃ
は１回目のイオン打込１０５ａとＷｅ’ｌｌ領域１０２
形成時の基板ａ度により閾値電圧を調整する。能動素子
領域＋０１！ｄはＷｅｌｌ領域１０２形成時の基版濃匿
により閾値電圧を調整する。
打込１０５ａと２回目のイオン打込１０５ｂとＷｅｌｌ
領域１０２形成時の基板４度により閾ｉｕｉ或圧′！１
−ｆ４整する。能動素子領域１０４ｂは２回目のイオン
打込１０５ｂとＷｅ１１領域１０２形成時の基板ａ度に
よね閾値電圧をＡ！！ｊｌする。能動素子領域１０４Ｃ
は１回目のイオン打込１０５ａとＷｅ’ｌｌ領域１０２
形成時の基板ａ度により閾値電圧を調整する。能動素子
領域＋０１！ｄはＷｅｌｌ領域１０２形成時の基版濃匿
により閾値電圧を調整する。
Ｎチャンネル部を形成するＦＷＫｌ、、Ｌ領域１０２の
濃度をａｏｘＩｎ”ｍ−’、１回目のイオン打込１０５
ａのイオン打込前′ｔ１″五〇’Ｘ Ｉ Ｏ”ｃｍ−”
、 ２回目のイオン打込１０５ｂのイオン打込ｔを５
．０×１０１°α″″２としたときｒＡ値電圧は、能動
素子領域１０４ａはｔ ｏ （ｖ）、能動素子領域１０
４ｂは０．８（Ｖ）、能動素子領域１０６ｃはα６ （
ｖ）、能動素子領ｄ Ｉ ０４ ｃｌはα４（ｖ）に調
整することができる。
濃度をａｏｘＩｎ”ｍ−’、１回目のイオン打込１０５
ａのイオン打込前′ｔ１″五〇’Ｘ Ｉ Ｏ”ｃｍ−”
、 ２回目のイオン打込１０５ｂのイオン打込ｔを５
．０×１０１°α″″２としたときｒＡ値電圧は、能動
素子領域１０４ａはｔ ｏ （ｖ）、能動素子領域１０
４ｂは０．８（Ｖ）、能動素子領域１０６ｃはα６ （
ｖ）、能動素子領ｄ Ｉ ０４ ｃｌはα４（ｖ）に調
整することができる。
上述の工程を経てでき上ったＭＯＳ型半導体装置は２回
のフォト工程と２回のイオン打込工程で４水準のｗｊ値
′成圧を調整する。
のフォト工程と２回のイオン打込工程で４水準のｗｊ値
′成圧を調整する。
以上述べたように、従来の技術では４水準の閾値電圧を
調整するために５回のフォト工程を有していたものを、
本発明は２回のフォト工程で６水進の閾値電圧を１１整
するようにしたので、フォト工程１回が不要となり、従
ってコストダウン、歩留り同上、工種日数短縮、信頼性
向上が可能である。
調整するために５回のフォト工程を有していたものを、
本発明は２回のフォト工程で６水進の閾値電圧を１１整
するようにしたので、フォト工程１回が不要となり、従
ってコストダウン、歩留り同上、工種日数短縮、信頼性
向上が可能である。
第１図（ａ）〜（ｃ）は本発明のＭＯＳ型半導体装置の
工程断面（９）。第２図（ＰＬ）〜（ａ）は従来のＭＯ
Ｓ型半導体装置の工程断面図である。 １０１ ・・・ＬＯＯＯ８ ＋ ０２−・−Ｗｅｌｌ領域 １０５・・・基板 １Ｑ４ａ・・・能＠素子領域 １０４ｂ・・・馳ｍ：Ａ子領域 １０４Ｃ・・・化！ＩＣ！＋素子領域 １０４ｄ・・・能動素子領域 ＋０５ａ・・・１回目のイオン打込 １０５ｂ・・・２回目のイオン打込 １０５Ｃ・・・５回目のイオン打込 １０６・・・レジスト 以 上 出願人 株式会社諏ａ７ｊ＋″ｆＩエン！ｌ１図
工程断面（９）。第２図（ＰＬ）〜（ａ）は従来のＭＯ
Ｓ型半導体装置の工程断面図である。 １０１ ・・・ＬＯＯＯ８ ＋ ０２−・−Ｗｅｌｌ領域 １０５・・・基板 １Ｑ４ａ・・・能＠素子領域 １０４ｂ・・・馳ｍ：Ａ子領域 １０４Ｃ・・・化！ＩＣ！＋素子領域 １０４ｄ・・・能動素子領域 ＋０５ａ・・・１回目のイオン打込 １０５ｂ・・・２回目のイオン打込 １０５Ｃ・・・５回目のイオン打込 １０６・・・レジスト 以 上 出願人 株式会社諏ａ７ｊ＋″ｆＩエン！ｌ１図
Claims (1)
- 【特許請求の範囲】 ＭＯＳ型半導体装置で、閾値電圧を調整する工程におい
て、２回のフォト工程と２回のイオン打込を有すること
、この時以下の ａ）第１レジストで露出され、第２レジストで露出され
る場所 ｂ）第１レジストで露出され、第２レジストで露出され
ない場所 ｃ）第１レジストで露出されず、第２レジストで露出さ
れる場所 ｄ）第１レジストで露出されず、第２レジストで露出さ
れない場所 の４通りの構造をもつこと、 第１レジスト層の形成後、第１イオン打込を行なうこと
、及び、第２レジスト層の形成後、第２イオン打込を行
なうこと、これらの工程を有する ことを特徴とするＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218221A JPS6278870A (ja) | 1985-10-01 | 1985-10-01 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218221A JPS6278870A (ja) | 1985-10-01 | 1985-10-01 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278870A true JPS6278870A (ja) | 1987-04-11 |
Family
ID=16716510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60218221A Pending JPS6278870A (ja) | 1985-10-01 | 1985-10-01 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223651A (ja) * | 1988-07-12 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-01 JP JP60218221A patent/JPS6278870A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223651A (ja) * | 1988-07-12 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
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