JPS59218767A - 相補絶縁ゲ−ト電界効果集積回路及びその製造方法 - Google Patents

相補絶縁ゲ−ト電界効果集積回路及びその製造方法

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JPS59218767A
JPS59218767A JP59034097A JP3409784A JPS59218767A JP S59218767 A JPS59218767 A JP S59218767A JP 59034097 A JP59034097 A JP 59034097A JP 3409784 A JP3409784 A JP 3409784A JP S59218767 A JPS59218767 A JP S59218767A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、MO8素子および0MO8素子の分野と、そ
れを製造する方法とに関するものである。
Nチャネル電界効果素子とPチャネル電界効果素子を用
いる相補金属−酸化物一半導体(0MO8)素子は良く
知られている。それらの素子は、広い電源′紙圧範囲に
わたって消費電力が少く、かつノイズに強いことを要求
される用途においてしばしば用いられている。そのよう
な素子は米国特許第3356858号に早くも開示され
ている。
MO8素子を用いる集積回路は約1.0〜40ボルトま
たはそれ以上の電源電圧な必要とするのが普通である。
そのような素子を動作できるようにするために1それら
の素子の間の寄生トランジスタのための反転′電圧を電
源電圧より十分に筒<シなければならないONチャネル
素子とPチャネル素子の少くとも一方の素子を用いてい
るMO8集積回路装置においては、より高いフィールド
しきい値電圧を得る1つの方法は、フィールド酸化物を
厚(1−ることであるが、そうするとニポ化シリコン層
ステップの寸法が大きくなり、パターン決定の問題およ
びその他の関連する諸問題のために最終的な集積回路チ
ップの寸法が大きくなる。フィードしきい値電圧を^く
する第2の方法は、ウェハー内のP型とN型の背景ドー
ビ/グレベルを尚くすることであるが、そうすると素子
の性能が低下する。それらの技術を用いることにより生
ずる醋問題はOMQ5シリコンゲート素子を用いている
高密度集積回路が含まれる場合に一層大きくなり、その
他の問題も生じてくる。その理由は、CM OS素子の
場合にはPMO8素子とNM OS素子の両方を作らな
ければならず、1つの導′亀型の素子を適正に作る工程
が、他の素子を虐正に作るのに有害であるか、効果がな
いことである。CMO8東績回路に関しては、それらの
問題を解決するためにある先行技術はチャネルストップ
、ガードリングおよびその他の技術を採用している。
それらの先行技術が米国特許第4013484  号、
第4223334号、第3983620号に開示されて
いる。
この明細書では、ガードリングを、半導体基板内で1個
またはそれ以上のNMO8i(子を含むP型井戸領域を
囲み、その囲まれているP型井戸領域の不純物濃度より
十分に旨い同じ不純物の4度を有する、半導体基板内の
環状のリングとして足表する。チャネルストップは、あ
も導電型CP−EたはN)の2つの拡散領域の間のチャ
ネル内の反転′1圧(チアネルストップ)を高くするた
めに、それら2つの拡散領域の間にそれらの拡t#!1
gi域から離れて置かれた、それらの拡散領域の導電型
とは異なる導電型(NまたはP)の拡散領域として定義
される。フィールド注入は、表面領域とくに能動素子を
形成する領域として指定されていない基板の全ての表面
領域における、P型またはN型の背景ドーピングレベル
の全体的な上昇として定義される。インプレーナ法の開
発とフィールド注入の使用が米国特許第3752711
号および工EEIi;  Trans F;1ec+ 
Dev、FiD 20473 (1973)所載のサン
スベリ−(Sansbury)による論文「りんを注入
されたフィールドによるMOSフィールドしきい値の上
昇MO8Field ’rhresho1a工ncre
ase B7 Ph08phoru8■mplante
d  Fiθ1d月のような先行技術により示唆されて
いる。
CMOSインプレーナ累子の丸めのフィールド注入技術
に関して、従来の方法はただ1つのフィールドに注入す
ることを含んでいるが、そのために性能が15す約を受
けることになる。1つのシート注入と1つのフィールド
注入を用いることも提案されたが、これは0J′能な不
純物4度輪郭にある種の制約を課すことに7.Cる。そ
のために1得ることができるフィールド反転電圧の大き
さが制限されたり、素子の他の特性(すなわち、容量お
よびボデー効果)について妥協することになる。2つの
フィールド注入を使用することが採用されている。その
場合には、1つのフィールド注入を行うために窒化シリ
コン層がマスクとして採用される。フィールド注入マス
クの1つを形成するために薄い〔たとえば800〜10
00オングストロ一ム〕窒化シリコン層を使用すること
に関しては、そのような窒化シリコン層は適切な厚さの
フォトレジストはど効果的なマスクではないことが見出
されている。フィールド注入マスクとして、およびイン
プレーナ法の後の工程において厚い(たとえば1500
〜2000オングストローム)窒化シリコンゲーカ採用
されたとすると、寸法の制呻が一部損われるばかりでな
く、欠陥が生じて、現実には起らないかもしれない歩留
りが低下する可能性がある。
−I−厚い(たとえば8000オングストローム)層を
一般に形成するフォトレジストを採用する場合にはその
ような諸問題は生ぜず、しかもそのように厚くても所要
の寸法i11鐸を行える0ある状況においては、集積回
路全体のフィールド反転成圧特性を全体として上昇させ
るフィールド注入を使用することが採用され、ガードリ
ングも要求されることがあり、またはガードリングを採
用することが望ましいロ一方、P形井戸境界の上を辿る
ポリシリコン・クロスオーツ(が採用されているCMO
8集積回路においては、特定の諸問題が仔在している。
それらの問題のためにガードリングを使用することにな
り、また、そのようなポリシリコン0クロスオーバは製
作が困難で、実用的ではない0 集積回路とくに0MO8集積回路を形成するPMOSゲ
ート素子においては、ソース領域とドレイン領域を形成
するためのP形不純物の1つとしてホウ素を採用するこ
とが冒進のやり方であった。導電形成不純物としてホウ
素を用いると、その不純物がシリコンゲート電極に入る
結果となることがある。そうするとしきい値が不安定と
なり、とくに薄いゲート酸化物が用いられている場合に
しきい値が不安定となりやすい。ホウ素がシリコンゲー
ト電極の中に入ること、およびその後でゲート酸化物自
体の中にホウ素が入ることを阻止するために、シリコン
ゲート′電極の上に窒化シリコン層を形成することが提
案されている。この方法は、ホウ素がシリコンゲートの
上面に入ることは阻止するが、ホウ素源として熱付着が
採用された場合にはゲート電極の側壁にホウ素が入るこ
とを阻止することはできず、したがって、チャネルの短
いPMO8%4子に    □とっては満足できるもの
ではない。ホウ素源としてイオン注入が採用されると、
ゲー1”L4Thの中にホウ素が入ることを阻止するた
めには比較的厚い窒化物層を必要とし、しかもその層を
後で除去することは困難であるか、実際的でない。
本発明のCMQS巣稙回路はフィールド注入が完全に自
己整列しているイソプレーナ、自己整列シリコンゲート
を有する。そのようなフィールド注入はp M OS素
子とNMO8素子の両方に関連させられ、P形井戸の周
縁を囲むガードリングを有し、シリコンゲート′電極に
はホウ素が含まれない・そのようなMO8集積回路を製
造する方法はN形能動領域とP形能動領域を形成した後
で分割フィールドマスクを使用することを含む。分割フ
ィールドマスクを使用することによりP形とN形の領域
をフィールド注入自己整列で形成できる。それらのフィ
ールド注入は、N形フィールド窒化物エツチングと自己
整列注入工程を含むN形フィールドマスク工程と、N形
フィールド窒化物エツチングと自己整列注入工程を含む
P形フィールドマスク工程とを別々に採用することによ
り行われる。この方法により分割フィールドマスキング
において窒化物エツチングマスクおよび注入マスクとし
てフォトレジストまたはその他の感光性マスキング物質
を使用できることになる。その場合には両者は自己整列
させられる。
分割フィールドマスキング工程中にフィールドマスクを
爪ねることにより、集積回路の各P形井戸囲むガードリ
ングを付加してガードリング領域を設けることができる
。次のフィールド酸化工程中に、最初のフィールド酸化
工程と、それに続くガードリングマスキング工程と、窒
化物エツチング工程と、ガードリング注入工程とが存在
するように、そのフィールド酸化工程は中断させられる
。その後で、フィールド酸化は終了される。
ホウ素を含まないシリコンゲートが採用される。そのシ
リコンゲートはりんまたはその他の種類の不純物を用い
て形成され、自己整列させられたフォトレジスト層によ
りゲートをホウ素不純物から完全に保楯する。そのフォ
トレジスト層は、最初にシリコンゲートのパターンを定
めるために用いられ、その後は、PMO8素子のソース
とドレインをホウ素注入により形成する工程の間は保持
される。
本発明を用いて0MO8集積回路を製造する方法は、こ
の分野において個々には周知のものである種々の工程を
参照することにより、当業者であれば理解できる。イソ
プレーナシリコンゲート素子の形成に採用される方法が
米国特許第3913211号に開示されている。イソプ
レーナ酸化物分離を利用する素子を製造する方法が米国
特許第3648125号、第3752711号、第39
13211号に開示されている。イオン注入に関連する
方法が米国特許第3912545号(Re29660)
に開示されている。CM’O8集積回路装置を製造する
ために用いられる方法が米国特許第4027380号お
よび第4135955号に開示されている。
そのような周知の集積回路技術と0M0B技術を背景に
すれば、以下に例示した、本発明に従って0MO8集積
回路装置を製造する方法の諸工程を掲示している要約し
た方法の流れ図を容易に理解できることであろう。
要約した方法の流れ図 (ガードリングなし) 工程番号す       工    程1・     
     最初の酸化 2、           p形井戸マスク3、   
       プレ注入酸化4、          
 P形井戸注入5、            p形井戸
拡散6、          酸化物除去 7、          ブレ窒化物酸化8、    
      窒化物付層 9、N M OSフィールドマスク 10、             N 形フィールド窒
化物エツチング11、            N M
 OSフィールド注入12、            
フォトンシスト除去/清掃13、N形フィールド・ドラ
イブイン 14、           複合酸化15、    
          P M OSフィールドマスク1
6、            P M OSフィールド
窒化物エツチング17.              
  PMOSフィールド日ノ、18、        
     フォトレジスト除去/清掃19、     
      フィールド液化20、         
 窒化物除去、プレ窒化物、酸化物除去および清掃 21、           ゲート酸化22、P形し
きい値調整マスク 23、P形しきい値調整注入 冴、          フォトレジスト除去/清掃2
5、N形しきい値調整マスク 26、N形しきい値調整注入 27、          7オトレジスト除去/清掃
28、           ポリシリコンマスク四・
          りん付着/+12化30、   
        ポリシリコンマスク31、     
      P M OSイオン注入マスク32、  
         ホウ素注入33、        
     フォトレジスト除去/清掃凋・      
      NMQS拡散マスク35、       
    りん付層36、           相互接
続酸化物分離、接点および金属相互接続を形成1−るた
め の処理 37、           機械的な素子採番および
裏側接点のための処理 この要約した方法流れ図は本発明の第1の実施例を構成
するものである。この流れ図に示されている各工程はい
くつかの詳しい工程を含んでいること、およびそれらの
工程は良く構成されており、知られているものであるこ
とを理解すべきである。たとえば、P形井戸マスク工程
のようなマスキング工程は、フォトレジストポリマーの
一様な層を付着する工程と、適切な波長の光を照射する
ことによりフォトレジストを選択的に露出する工程と、
フォトレジストを現像して希望のパターンを残す工程と
、酸化シリコンの層、ポリシリコン層、金属層、または
窒化シリコン層を除去し、それからイオン法人工程のよ
うな別の能動工程を実行する前または実行した後でフォ
トレジストポリマーを除去するというような能動工程を
実行するという間知の一連の工程を指すものである。フ
ォトレジストポリマーを除去実際の点は他の関連する工
程により決定される。
以下、図面を参照して本発明の詳細な説明する。
まず第1図を参照する。図示の実施例においては、基板
10は結晶の向きが(100)であるN形(たとえばり
ん)単結晶シリコンで構成される。N形基板の場合には
0MO8素子を作るために1つまたは多くのP形井戸を
採用できる@この実施例ではN形基板に’PP形井戸用
いているが、P形基板にN形井戸を用いることも本発明
の範囲内圧含まれ、かつ以ドに説明する製造工程も適切
に置き換えることによりP形基板に適用できることを理
解すべきである@ 基板lOの内部にP形井戸を作る工程が第1〜3図に示
されている。多くのNMQB素子は典型的なP形井戸の
内sK影形成するものであることを理解すべきである@
第1図に示されているように、酸化シリコン層12が基
板100表面に形成される・酸化物層12の典型的な厚
さは5000〜6000オングストロームで、P形井戸
を形成すべき領域以外の基板領域をマスクするように機
能する。酸化物層12の表面にパターン化されたフォト
レジスト層14が形成される。
そのフォトレジスト層14は酸化物層12の選択された
部分を除去できるようにするために用いられるP形井戸
のマスクを構成する(工程すz)opP形井戸マスク1
4が形成されたら、酸化物層12の露出している部分1
6を除去するためKJ当なエツチング剤を付着する。酸
化物層12の露出部分16は基板lOのうちP形井戸を
形成する領域の上方に位置する◇シリコン基板lOの表
面が露出されるように、酸化物層12全ての露出部分を
除去する。酸化物層12の露出部分16の除去に続いて
、シン注入酸化工程(工程す3)を実行する◎このプレ
注入酸化工程においては、後で行5p形井戸注人工@(
工a+4)と拡散工程(工程す5)により形成されるP
形井戸の注入の制御と保護を助けるために、約600〜
1000オングストロームノ厚さの酸化物層を丹成長さ
せる。そのようなプレ注入酸化工程の後の基板と、P形
井戸注入工程を実行している様子を第2図に示す。
P形井戸はP形不純物のイオン注入により形成される。
イオンを注入された領域20を形成するために、薄い酸
化シリコン層18の下側にホウ素を注入する。このイオ
ン注入のためのエネルギーレベルは、不純物が薄い酸化
シリコン層18を透過するほど十分に高いが、厚い酸化
物層12は透過できない程度に十分に低く保つ〇したか
って、薄い酸化シリコン層18により定められる領域2
0と、それに類似の領域だけがイオン注入される。ここ
で説明している実施例においては、表面不純物濃度を5
〜7X10/’cdとするために75 KHIVでイオ
ン注入(B11)を行う。薄い酸化物層18の厚さは約
800オングストロームである。
次に、注入されたホウ素をドライブインすることにより
P形井戸22(第3図)を形成するために、基板10に
対してP形井戸拡M(工程す5)を行う。この拡工程中
に酸化物層12の厚さが増大する。このP形井戸拡散は
酸化雰囲気中で、約1280Cにおいて約3時間行う。
これにより深さ約7ミクロンのP形井戸が形成される0
更に、機能的な観点からは、Nチャネル素子のソース領
域とドレイン領域が基板10に短絡することを避けるた
めに、P形井戸22は十分に深くなければならない。1
つのP形井戸が示されているが、複数のP形井戸を用い
て集積回路を構成することも本発明とは矛盾しないこと
に注意すべきである。P形井戸は表面区域24を有する
1つの領域を基板中に形成する。
その領域と区域は第1の種類のMos素子とくに8MO
8素子を形成するためのものである。基板10のうちP
形井戸を含まない他の部分は表面区域26を有する第2
の領域27を形成する。
七の第2の領域に第2のat=のMO8素子(たとえば
PMO8)が形成される。
P形井戸の形成に続いて、全ての酸化物を除去しく工程
+6)、基板100表面に薄い(たとえば約1000オ
ングストローム)酸化シリコン層を形成し、酸化シリコ
ン層280表面に薄イ(約1000オングストローム)
窒化シリコン層30を形成する(工程す7,8)。酸化
シリコン層と窒化シリコン層を形成した後の基板lOを
第4図に示す。酸化物層12を除去した後で基板100
表面に酸化物層を熱成長させることにより酸化シリコン
層28(たとえばSiO□)を形成できる。窒化シリコ
ン層30は能動素子領域、すなわち、フィールド酸化物
がパターンを形成されている窒化シリコン層30により
覆われていない基板領域の上に形成されるから処理中に
能動素子が最長的に形成される領域、をマスクするよう
に機能する◎それに加えて、以後の燃サイクル中に基板
中に欠陥が生ずることを阻止して、分離領域とフィール
ド酸化物に一層望ましい形状を持たせるためには、酸化
マスキング物質、すなわち窒化シリコン層30とシリコ
ン基板10との間にIR化シリコン層28を採用するこ
とが有利であることが先行技術において見出されている
。丈に、本発明の方法においては、窒化シリコン層30
をフォトレジスト物質に組合わせ、窒化/すjン層30
0部分を選択的に除去することにより、自己整列される
NMOSフィールド注入マスクと自己整列されるPMO
Sフィールド注入マスクの形成が容易となる0酸化物分
離層の形成に関連する個々の工程が下記の出版物を含む
一般的な技術文献に適切に記述されている。ハフ(Hu
ff)およびバージニス(Burgess)編「半導体
シリコン(SemiconductorSilicon
)」 (Princθ七on、  New、Tar−s
e3’1973)+860ページ所載のクーイ(Koo
i)とアラペル(Appel−+)のシリコンの選択的
酸化およびそれの素子への応用(Selective 
0xidation of Si’1icon and
工ts Device Application)」と
、■EEE 国際固体回路会議(工F+]1iFf 工
nternational Sol土d stateC
!1rcuit  σonference)  (Di
gest  of  Technl、calPapez
s) 5ession VILSILogic 197
4+ 60ページ所載のI 0MO8のL:JIのため
のシリコンの局部的な酸化/CMOB技術/設計システ
ム(LooalOxidation  of  5il
icon/  0M08Te(!hn010gy/  
Design  system for  LSI i
n  0M08月。
本発明の1つの重要な面が第5〜9因に示されている。
それらの図は種々の処理工程における基板10の状態を
示すものである。すなわち、第1の種類のMO8素子に
関連するフィールドを形成し、それから第2の種類のM
O8素子に関連するフィールド注入して、種々の種類の
MO8素子に関連する両方のフィールドが別々に独立し
て注入され、かつそれに従ってフィールド反転電圧が変
更されるようにする。先に述べたように、本発明以前は
同様な目的を達成するために他の技術が試みられていた
(たとえば米国%許第4013484号、第40273
80号)。本発明においては、分割フィールドマスクが
採用される。すなわち、フィールドマスクがN形フィー
ルドマスクおよびP形フィールドマスクの2つに分割さ
れる。この分割マスキング工程ハフイールド酸化工桿(
すなわち、前記流れ図の工程す19)の実行前に行う必
要がある。それらの分割フィールドマスクは順次採用さ
れ、前記流れ図の工程す9〜す18に示されているよう
に、各フィールドマスク工程、すなわち、NMOSフィ
ールドマスク工程と、pMOsフイールドマスク工程、
の後に自己藍列させられるフィールド注入工程を含むい
くつかの工程が続<。
本発明の1つの重要な面についての主な工程を要約して
いるのがそれらの工程9〜18である。
それらの工程が本発明にとって重曹であるから、前記流
れ図においてそれらの工程を他の類似の工程より詳しく
述べである。本発明の方法のこの部分の目立つ面は、窒
化物エツチングが続いて行われる1つのフィールドマス
ク処理工程と、自己整列フィールド注入工程が続く別の
フィールドマスク工程が後に続く自己整列フィールド注
入工程とが存在することである。それらは第2の窒化物
エツチング工程と第2のフィールドマスク工程に関する
ものである。それら全ての個々の工程は現在の一般的な
やり方に適合するものであるが、CMO8集積回路に採
用されている2徨釧の各MO8素子に関連する、とくに
独立して調整され、かつ変更される反転電圧レベルを有
するフィールドの有利な結果を与えることに注意すべき
である。イオン注入マスクを形成するためにフォトマス
キング物質(たとえばフォトレジスト)を用いることに
より、寸法制御と歩留りを妥協することなしに最適にす
るために窒化物層28との厚さを選択できるから寸法を
正確に制御すること、および歩留りを向上させることが
できる。
工程+9〜す18について詳しい説明を続ける前にN形
フィールドマスクドp 形7 イール)”マスクについ
て更に定義する。N形フィールド−qスフ(N F )
は通常のフィールドマスクのうちP形井戸(PW)22
の中に入っている部分のことである。Fを通常のフィー
ルドマスクとすると、N F =F 、 rW−1−(
(F W+4 ) 1nverse )である。F、P
W項はFのうちP形井戸の中にあるNMO8部分を表す
。((F W+4 ) 1nverse )項は任意の
P形井戸22の約4ミクロン外側にある回路領域を表す
。その約4ミクロンという数値は第3図の領域5に見ら
れるようにP形井戸の横方向寸法を示すものである。同
様に、P形フィールドマスク(PF)はN 形フィール
ドマスク(NF)とはほぼ逆である。P形フィールドマ
スクPFは、P F = F e (PW 1nver
se)−4−(FW+2)として表すことができる。F
 −PW+2 )項はPMO8素子領域、すなわち、P
形井戸22の外側の領域26.27内のフィールドパタ
ーンを表し、(PW+2)項は以前にパターンを定めら
れたP形井戸内の領域を表す。P形フィールドマスクは
P形井戸22を4ミクロンではなくて約2ミクロンだけ
こえて延びるが、それが複合酸化に関連して整列が狂う
理由である。これは、P形井戸の横方向拡散に関して4
ミクロンの間隔を適用できると仮定している。予想され
るよう札、横方向寸法が異なる場合にはそれらの数値は
裳るかも、それらの数値はここで説明している実施例に
対するものであると見なすべきである〇 ガードリングが形成される本発明の別の実施例において
は、以上説明したマスキングの関係は変更される。その
ような実施例においては、マスキングの関係は(1) 
NF =F −FW+(PW 1nverse)、(2
)PF=(F−PW 1nverse)+(PIF−)
−4)である。このマスキング関係の変更により複合酸
化の必要がなくなり、ガードリングを形成できることに
なる。これについては第13〜16図を参照して詳しく
説明する。ガードリングを用いる実施例とガードリング
を用いない実施例とにおいてはマスキング関係が異なる
が、それら2つの実施例は感光材料(たとえばフォトレ
ジスト)マスクを用いて窒化物エツチングと、自己整列
させられるフィールド注入とを可能とする分割フィール
ドマスキング法を用いる。
次に、第5〜8図を参照して特定の工程を説まず第5図
を参照して、酸化シリコン層28と窒化シリコンj−3
8の形成後に窒化シリコン層30の上にN形フィールド
マスク32を形成する(工程す9)。通常のフォトレジ
スト・マスキング技術によりN形フィールドマスク32
が形成される。そのフォトレジスト・マスキング技術に
おいては、フォトレジスト層を窒化シリコン層の上にま
ず形成し、それから、反復マスキング装置により接触工
程、照射工程または直接工程によって露光させ、前記フ
ォトレジスト層の露光された部分と露光されなかった部
分を形成スる。次に、フォトレジスト層を現像して電化
シリコン層30の上にフォトレジスト物質のパターン3
2を残すOそして、窒化シリコン層のうち部分34のよ
うな除去すべき部分が露出される。窒化シリコン層30
の部分か露出されると、基板10は次に、標準的なグラ
ズマ窒化物工程により除去された窒化シリコン層30の
露出部分を有する(工程す10〕。第6図に示すように
1基板は、窒化物エッチング工程により窒化シリコン層
が選択的に除去するやり方を示す。N形フィールドマス
クを補うものとしてうしろの領域で窒化物が除去されて
いることに注意すべきである。P形井戸の中に能動PM
O8素子を形成すべき領域に窒化物が保持されているこ
とを除き、前記領域はP形井戸の上側の領域にほぼ一致
するO窒化シリコン層のうち\P形井戸の上側に保持さ
れている部分は窒化シリコン層部分36に示されている
N形フィールドマスクがそのように形成されるから、自
己整列NMO8または自己整列N形フィールドイオン注
入工程が実行される(工程す11)。ここで説明してい
る方法においては、厚さが800〜1000オングスト
ロームである酸化物層28に4 X 10”/caの不
純物濃度レベルを得るために、自己整列N形注入は75
KwVy−おけるホウ素(B11)注入である。(注入
後の基板が第6図に示されている。第6図において、P
形井戸の表面近くの×印38は、注入工程により行われ
たホウ素注入を表すものである。注入量と注入エネルギ
ーはイオン注入において精密に制御できるから、自己整
列フィールド注入をなるべくイオン注入で行うようにす
るが、この場合には、不純物原子が基板の表面に入って
浅い深度に止る。以後の工程でそれらの不純物原子が基
板中にドライブされると、そのフィールド注入がP形井
戸22の中のP形不純物の濃度を高くし、P形井戸の表
面24のうちフィールド酸化物層が最終的に形成される
部分の附近における反転を阻止する。そのような反転は
N形拡散領域の間に起り得るそれにより寄生N形チャネ
ル素子が形成される。典型的には、フィールド注入の不
純物濃度はP形井戸の表面の残りの部分における不純物
濃度より約1桁高い。)′パターンを形成されている窒
化シリコン層30の上の場所に残っているフォトレジス
ト層32は、基板の残りの部分にイオン注入工程でイオ
ンが注入されることを阻止し、エツチングされた窒化シ
リコンパターンにその注入を自己整列させる。この注入
の後でフォトレジスト層くターンを基板100表面から
除去し、通常の清掃工程(工程す12)により残りの窒
化シリコンと酸化シリコン層を清掃する。
行うべき仄の工程はN形フィールドドライブイン工程と
複合酸化工程(工程す13とす14)である。N形フィ
ールドドライブイン工程は、ホウ素フィールド注入38
がフィールド酸化物領域と分離領域の次の形成中に過度
にな(されることがないように、ホウ素フィールド注入
38をシリコンと酸化シリコンとの境界から離れるよう
に動かす通常の工程である。複合酸化工程により複合酸
化シリコン層37が形成される。
その複合酸化シリコン層37の厚さは典型的には200
0オングストロームであって、窒化シリコン層30が除
去された狽城中にスチーム酸化により形成されて、N形
フィールド注入を可能にし、酸化シリコン層28が露出
される。この複合酸化シリコン層37は、マスクの整列
と誤差とには独立に、P形井戸の8縁部において2つの
フィールド注入を自己整列させるために設けられる。複
合酸化シリコン層により、1′1qWの場所の全ての窒
化物を除去できるようにして、窒化物が2回エツチング
領域にシリコンの表面を保護する厚い(2000オング
ストローム)酸化物層が形成されるようにする。そのた
めに、処理されている基板が損傷を受けることが避けら
れる。第7図は複合酸化物37とP形フィールドマスク
40の形成後の基板10を示す。P形フィールドマスク
の整列が狂っても基板10が損傷を受けたり、P形井戸
の周縁部における窒化シリコン層の除去に失敗すること
がな(、P形井戸の周縁部において2つのフィールド注
入が確実に自己整列させられることが第7図かられかる
。この説明の後の部分で、P形井戸の周縁部の向囲P形
フィールドマスクの爪なり合いが、ガードリングの形成
をどのようにして容易にできるかが明らかとなるであろ
う。
N形フィールド・ドライブイン工程と複合酸化工程KM
いて、PMO8すなわちP形フイールドマスク工程とP
!108すなわちP形注入工程を行う(工程す15〜1
8)。それらの工程は、N形フィールドマスク工程とN
形フィールド注入工程のために採用される工程が、2M
O8素子に関連するフィールドに関連してそれらのPM
OS素子が形成される領域である領域である基板10の
第2の領域26.27に関して実行されること、および
、注入物質が、次のフィールド酸化中にシリコン表面か
ら過度になくされることがないりんのようなN形不純物
であることを除いて、N形フィールドマスク工程とN形
フィールド注入工程のために用いられる工程・と全体と
してほぼ同じである。第7図に示すように、前記したフ
ォトリソグラフ技術によりパターンを形成されたフォト
レジスト層4oによりP形フィールドマスクが形成され
る。希望のパターンが窒化シリコン層30のうち酸化物
層28の上に残しておくべき部分被接および保積し、窒
化シリコン層30のうち除去すべき部分を露出させる。
更に、パターンを形成されたフォトレジスト層40はパ
ターンを形成された窒化シリコン層30の下側の部分の
うち、先に行われたN形フィールドマスク工程とN形フ
ィールド注入工程の結果として以前に露出された部分4
2を横う。窒化シリコン層30の定められている部分と
、酸化シリコン層の定められている部分42はエツチン
グの作用から保護されているが、窒化シリコン層30の
露出部分は除去される(工程す16)。そのような窒化
物エツチング工程の結果を第8図に示す。第8図には、
窒化シリコン層30の露出部分が除去されている状態が
示されている。酸化シリコン層28のうち、後でフィー
ルド酸化物領域と分離領域を形成すべき全ての部分から
窒化シリコンが除去されていることに注意すべきである
。窒化シリコンノくター/は、酸化シリコン層28のう
ち能動素子を形成すべき基板10の領域の上に存在する
領域のみに残る。
P形フィールドマスクが形成され、窒化物のエツチング
が終了したら、基板10のうち嬉出している酸化シリコ
ン層28の下側の部分46にN形不紳物を加えるために
イオン注入を行う(工程す17)。P形フィールドマス
クは複合酸化物37とともに、そのように被覆されてい
る領域が注入により影響を受けることを阻止する。N形
フィールド注入には一般にりんが用いられるが、ひ素イ
オン注入を用いることも可能である。厚さ約1ミクロン
のフォトレバンストP形フィールドマスクと、約800
〜1000オングストロームの厚さの酸化シリコン層を
用いることにより129KInVのエネルギーで5×1
o/cJnのりんフィールドイオン注入を行うことがで
きる。行われたフィールド注入の濃度の典型的な値は、
N形基板における濃度より約1桁高い。
このP形フィールド注入工程はPMOB素子のフィール
ドに関連するフィールド反転電圧を独立して上昇させる
。そのような反転は、寄生Pチャネル素子を形成するP
形拡牧領域の間で起る。
第8図に示すように、P形フィールド注入が起きた領域
がクリコン基板の表面46の近くの小さい丸印をつけた
部分46により表されている0前記したように、フォト
レジスト層40か付うように複合酸化物がフィールド注
入44なマスクするから、領域44は複合1波化物37
により領域38に整列させられる。第7.8図において
)フォトレジスト層40の破線で示されている部分は、
そのフォトレジスト層の肥効状態か狂っていることを示
すものである。
PMOSフィールド注入が終了すると、フォトレジスト
(すなわち、P形フィールドマスク)が基板10から除
去され、標準的な技術に従って基板が清掃される(工程
41s)その後の基板が第9図に示されている。本発明
の一実施例においては、この工程から終りまでは基板1
0はMO8集積回路とOMQEI集積回路のための標準
的なインプレーナ技術に従って処理される。
前述したように、そのような技術が米国特許第3648
125号、第3752711号、第3913211号、
第4013484号、第4027380号に示されてい
る@前記流れ図に示した工程す19〜36は、本発明に
採用できる従来のイソプレーナ法を要約したものである
。しかし、後で説明する本発明の一実施例においては、
ガードリングの形成を容易にするためにマスキング工程
とフィールド酸化工程が変更される。この変更は、後述
のマスキング関係の変化とともに、ガードリングを用い
る本発明の実施例における工程の主な変更である。本発
明の別の而においては、ポリシリコン・フォトレジスト
マスクがホウ素注入工程(工a+ 32 )中はその位
置に保持されて、ホウ素を含まないゲートまたはゲート
′電極を形成する0前記流れ図に示されているそれら特
定の工程については後で詳しく説明する。
フィールド注入の形成の終了に続いて、第1O図に示す
ようにフィールド酸化物領域50力を形成される。それ
らのフィールド酸化物領域は窒化シリコン層30が形成
されていない場所であればどこでも形成される。フィー
ルド酸化物領域50の典型的な厚さは1ミクロンである
Oフィールド酸化物領域50は、基板10のうち、以前
にフィールド注入を受けた領域の上に形成され、基板1
0のフィールド注入された領域を基板中に深くドライブ
する0 フィールド酸化物領域50の形成に絖いて、窒化シリコ
ン層30と、その窒化シリコン層30の下側の酸化シリ
コン層半が基板から除去され、従来の技術に従って基板
10を清掃する(工程す209゜その後で、第1の領域
22と兜2の領域27の両方に形成すべきMO8素子の
部分を構成するゲート酸化物層52が第11図に示すよ
うに形成される0そのゲート酸化物層52はなるべく二
酸化シリコンとする。その二酸化シリコンは熱成長させ
られて、下側のシリコン基板10とM!ましいインター
フェイス特性を生ずる。典型的には、ゲー)[化物層5
2として二酸化シリコンが用いられた場合には、ゲート
酸化物層52の厚さは400〜800オングストローム
である(工程す21)。
前記流れ図に示されているように、工程22〜27はゲ
ート酸化物層52の下側に形成されている頭載のしきい
値電圧を正確に設定するためのしきい値A!工程を含む
。これに関連して、しきい値調整のために定められた領
域はMO8素子のチャネルを形成すべき領域を含む。し
きい値調整工程は要求されるわけではないが、ある望ま
しい特性を有するMO8素子を得るためには好ましい。
しきい値調整工程は、P形井戸22に関連する、すなわ
ち、NMO8素子を形成すべき領域に関連するゲート酸
化物層52の下側の定められた基板領域、および、2M
O8素子を形成すべき、ゲート酸化物層52の下側の基
板中の領域27とについて実行すべきである。
N形しきい値調整工程はP形井戸に対して行い、P形し
きい値調擬工程は領域27に対して行う。
そのような調整工程は周知の工程であって、たとえば米
国時i+’f g 3412545号(Re 2966
0)とm4053229号に開示されている。
ゲート酸化物層52が形成され、しきい値調整工程がボ
くったら、能動素子すなわちPMOB素子の製造を終ら
せることができる。前記流れ図において示したように、
工程28〜37でCMO8集積回路の製造が終る。それ
らの工程を行うために、ゲート酸化物層520表面にポ
リシリコン層を付着する。このポリシリコン層はゲート
の一部(一般にゲート電極と呼ばれる)として用いられ
、かつ相互接続層として用いることもできる(工程す2
8)。ポリシリコン層の刺着後に、そのポリシリコン層
を希望に応じて導電性にするために不純物(なるべくり
ん)をそのポリシリコン層の上に付着する(工程≠29
)。
りんの句着に続いて、フォトレジスト物質を用いてマス
キング工程を行う(工程す309゜このマスキング工程
の前にlN掃・酸化物除去工程とりん再酸化工程を行う
ことができ、またはマスキング工程が清掃・酸化物除去
工程とりん再酸化工程を含むこともできることを理解ず
べきである。このマスキング工程は前記した従来のフォ
トリソグラフ工程を用いることができ、そうするとポリ
シリコンゲート電極と相互接続層が形成される。
ここで、基板にホウ素を注入する次の工程の間シリコン
ゲート電極のための保護被覆としてポリシリコンマスク
のフォトレジスト層を所定位置に保持することが本発明
の1つの面であることに注意すべきである。そのような
ホウ素注入ザよ、基板100領域27に形成すべき、p
MO8素子に関連するソース領域とドレイン領域の形成
中に行われる。フォトレジスト層のそのような保持がg
12a図に示されている。第12a図においては、ポリ
シリコン層54がゲート電極上に形成され、そのポリシ
リコン層54の表面にフォトレジスト層56が付着され
ている場合の基板10が示されている。ポリシリコン層
)表m Icフォトレジストのパターンが形成された銑
はそのポリシリコンをなるべく OF4+ O,+Hθ
のプラズマ中でエツチングすることに注意すべきである
。1tza図においては、ホウ素注入工程(工程≠32
)の直前で、かつPMOSソース/ドレイン注入マスキ
ング工程120の後における基板10の伏朋を示すもの
である。この状態においては、領域100をゲートm化
物層52が覆い、2MO8素子のソース領域とドレイン
領域を形成すべき部分はゲート酸化物層52により覆わ
れていない。ホウ素注入はゲート酸化物層52を進じて
行われる。2MO8素子のソース領域とドレイン領域を
ホウ素注入により行われるにもかかわらず、ポリシリコ
ンゲート54にホウ素が入らないようにフォトレジスト
層56がポリシリコンゲート54を保循する。ポリシリ
コンゲート54中にホウ素が存在するとある種の素子が
不安定となり、とくにゲート酸化物層が希望によりと(
に薄く作られている場合に不安定となることが見出され
ている。
本@明の一実施例においては、全ての素子すなわちNM
O8素子と2MO8素子のためのゲート電極54は同時
に形成する。その後で、形成すべき1つの種類の素子(
PMO8)に関連するゲート酸化物層を露出させる。1
つの種類の素子のソース領域を形成している間は、別の
41111のソース領域とドレイン領域を形成すべきゲ
ート酸化物層(または基板表面を保護することは、要求
されるわけではないが、望ましいことである、。
これはいくつかのm=の工程で行うことができる。前記
流れ図において示し、かつ第12図に一部示した本発明
の実施例においては、PMOB素子のソース領域とドレ
イン領域を形成すべき領域の上側のゲート酸化物層を露
出させる。基板100表面領域のうち、P形井戸のNM
O8素子130に関してソース領域とドレイン領域を形
成すべき領域の上側のゲート酸化物層52が、ゲート竜
@siと、フォトレジスト層56と、ゲート酸化物層5
2の上側に重ねられたフォトレジストマスク120によ
り保藤される。このフォトレジストマスクはNmos素
子130のソース領域と度が1.PMO8素子のソース
領域とドレイン領域の形成により影響を受けないように
保護する。それから、ホウ素注入工程(工程す32)に
よりpMO8素子のソース領域とドレイン領域を形成で
きる。この工程は前記した周知の技術に従って実行され
る。このホウ素注入中は、P形井戸22の中に形成すべ
きNMO8素子に関連するゲートおよびゲート酸化vl
J層のように、ホウ素が注入されないように保護される
ことに注意すべきである・ 本発明の一実施例においては、NMO8拡散マスク工程
を続けることによりNMO8素子は完成される。そのN
MO8拡散マスク工程においては、ゲート酸化物層と、
そのゲート酸化物層の上の他のマスキング物質を除去し
て、基板10のうちP形井戸22ONMOS素子に関し
てソース領域とドレイン領域を形成すべき表面部分を露
出させる(工程≠34)。この後に、P形井戸22のソ
ース領域とドレイン領域を形成するためにりんの熱付看
および拡散工程を行う(工程す35)。前記流れ図に示
すように、ポリシリコン1iL極をアルミニウム電極か
ら分離するために通常の酸化物層付着工程と、その後の
接点開口部の形成と、シロックス(Silox )付層
、シロツクス流、接点開口部マスキング、ンロックス再
流(Silox reflow ) 、金属付層、金属
相互接続マスキングおよび合金形成のような工程により
相互接続する。それらの接点および相互接続の形成に続
いて、スクラッチ保a酸化物付層と、その後のスクラッ
チ保護酸化物マスキングとにより保護される。第12b
図は金属相互接続層300の形成後の基板を示す。9M
O8寄生トランジスタがソース拡散310と、ドレイン
拡散320と、組合わされた分離酸化物330とフィー
ルド酸化物50で構成されたゲート酸化物層と、金属相
互接続層300により構成されているゲート電極とによ
り構成される。その9MO8寄生トランジスタのチャネ
ル領域は、その寄生トランジスタの反転電圧を電源電圧
より十分に高くするためにフィールド注入されている領
域92である◇同様に、NMO8究生トランジスタはソ
ース拡散340と、ドレイン拡散350と、組合わされ
た分離酸化物330とフィールド酸化物50で構成され
たゲート酸化物層と、金属相互接続層300により構成
されているゲート電極とにより構成される。その9MO
8寄生トランジスタのチャネル領域は、その寄生トラン
ジスタの反転電圧を電源電圧より十分に高くするために
フィールド注入されている領域86である。
以上説明した方法は種々の別の工程と、それらの工程の
植々の組合わせにより実施できることがわかるであろう
。工程のある特定の組合わせが本発明の特定の目的の達
成に影響を及ぼす範囲を除き、その特定の組合わせは重
要なものではない。
以上説す]した本発明の実施例について、本発明の最も
重装な個々の分離できる向は、PMO8素子とNMO8
素子に関連するフィールドに対して独立の自己整列注入
を行うこと、および別々に制御および固定されてホウ素
を含才ないゲートを得られることである。その自己整列
注入は別々にかつ独立して形成される。本琴明のフィー
ルド注入の面に関しては、達成できるフィールド反転′
紙圧を、フィールド注入する不純物の量を増加するだけ
で有用な値の広い範1甜(25〜6′0ボルトまたはそ
れ以上)にわたって個々に設定できることが見出されて
いる。イオン注入量がその注入量範囲にわたって増加す
るにつれて、pnosvt域または11tosg4域の
いずれかの領域内の辿Uの降伏電圧(BVDBS)は必
ずしも直ちに減少せず、それよりもむしろゲート酸化物
の厚さくたとえば500オングストローム)が降伏電圧
(BVDSS)をHill ft1lする。更に、それ
らの結果は、分割フィールド感光物質(たとえばレジス
ト)型マスクを用いることによる歩留りを低下させるこ
となしに容易に達成できる。
本発明の別の実施例はガードリングの形成を含むもので
ある。ガードリングはP形井戸を囲む。ガードリングを
形成するために、先に説明したようにマスキング関係は
変更され、フィールド酸化工程190代りに次の工程を
用いる。
19(a)  第1のフィールド酸化。
19(b)  ガードリングマスク。
19 (C) ガードリング窒化物エツチング。
19  (d)  カードリング注入。
19(e)  第2のフィールド酸化。
それらの工程を付加し、マスクを変えることによりP形
井戸の尚囲にガードリングを形成できる。第13〜17
図はそれらの工程の棟々の段階における基板を示すもの
である。
第13.14.15図は第6.7.9図に示されている
処理工程にそれぞれ匹敵するものである。
それらの図から、層140の部分に関して皿なり合う関
係であるように、N形フィールドマスク32(第13図
)とP形フィールドマスク42(第14図)が窒化物層
3oの上に延びていることがわかる。その結果として窒
化物ガードリングマスク31(第15図)が形成される
。そのマスク31により処理の後段においてガードリン
グを形成できるとともに、複合酸化を9う必要を無くす
。窒化物ガードリングマスク31を形成するために必要
とされる止なり合うマスク関係のために整列の狂いが生
じ、ガードリングの領域においてマスク31の絶対寸法
が変化するが、いずれにしてモ、窒化物層3oの他の部
分の除去中は、基板10と薄いば化シリコン層28は保
穫されたままである。
3m16.17図はガードリングレジストマスク49が
形成された(工程19 (t)) )第1の酸化工程(
工程19 (a) )の後と、第2のフィールド酸化工
程の後の基板10をそれぞれ示すものである。第17図
はガードリングの無い第11図に示す処理段階に対応す
るものである。比較的厚いフィールド酸化物層により覆
われているガードリングを形成できるようにするために
、第15図に示す基板100表面にはフィールド酸化物
層が2つの工程で形成される。まず、第16図に示すよ
うに、約6000オングストロームの典型的な厚さの第
1のフィールド酸化物層51を形成する。そのフィール
ド酸化物層は窒化物層により覆われていない全ての表面
上に形成する。
次に、ガードリングフォトレジストマスク49を形成し
て、窒化シリコンマスク層31(およびそれに近いある
フィールド酸化物層)だけを露出させる。次に、窒化シ
リコンマスク層31を除去し、ホウ素注入を行ってPガ
ードリング53を形成する。フォトレジストマスク49
を除去して第2のフィールド酸化工程56を行って、最
初に形成したフィールド酸化物層の厚さを増大させ、ガ
ードリング53の上に第2のフィールド酸化物層56を
形成する。最長的に形成されたフィールド酸化物層56
と、ガードリンク55の上のフィールド酸化物層の典型
的な厚さはそれぞれ約1ooooオングストローム。
8200オングストロームである。
とくに、工程19(a)〜19 (1))は次のように
して実行できる。
工程+19(a)−950Cで5時間、第1回のフィー
ルド酸化を行う。
工程≠19(b)−通常のGRマスク=(FW−2)+
(PW+5)  1nverse 工程す19(Q)−標準的なガードリング窒化物エツチ
ング作業 工;in 19 @)−75KhiV[オイテi、o 
X 1015ホウ素注入 工程す19(!3)−950t:’で11時間第2回目
のフィールド酸化 このガードリングの形成によりP形井戸の局縁邪におけ
る洩れ電流が減少して、P形井戸に極めて良く接触して
保持の開始を抑制するという利点が得られる。そのよう
なガードリングは先行技術においても形成されており、
かつポリシリコン・クロスオーバが形成されているが、
ガードリングの上を通るポリシリコン・クロスオーバを
有するガードリングを形成することは行われていない。
本発明に従ってこれが可能となった理由は、2回のフィ
ールド酸化工程のうちの2回目の部分で形成されたガー
ドリングの上の厚い酸化物層のためである。
要約すると、^曽度比較的高′紙圧のMO8素子を比較
釣菌い歩留りで確実に製造できる方法について説明した
。更に、この方法は0MO8素子の製造にと(に有利で
ある。最後に、従来の素子と比較してとくに有利で、優
れた結果が得られる0MO8素子か得られる・たとえば
、素子の特性が別々かつ独立して決定されるから、フィ
ールド反転電圧が高く、飽州電流が大きく、ボデ一定数
が改善され、しきい値電圧が改善されるというような全
体の特性が向上した素子を有するOMQ13集積回路を
製造できる。素子の他の特性を低下することなしに、か
つ工程の制御問題や歩留りの問題を生ずることなしに反
転電圧を改善できる。
【図面の簡単な説明】
第1図はシリコン基板の上面に酸化物層を含み、その酸
化物層の上にパターンを形成されているシリコン基板の
一郡の断面図、第2図は元の厚い酸化物をエツチングし
、フォトレジストを除去し、ホウ素P形井戸注入工程で
第2の薄い酸化物を形成した後の第1図の基板の++x
r面図、第3図はP形井戸ドライブイン工程後の第2図
の基板の断面図、第4図は全ての酸化物層を除去し、そ
の上に薄い酸化物層を新しく形成し、その酸化物層の上
に窒化シリコンl−を形成した後の第3図の基板の断面
図、第5図はP形井戸に関連するフィールドと、その中
でのNMO8素子との形成を可能にするマスクを形成す
るために窒化シリコン層の上にパターンを形成されたフ
ォトレジスト層が形成されている第4図の基板の断面図
、第6図はP形井戸とNMO8素子に関連して自己整列
させられたフィールド注入を行わせる領域内で窒化シリ
コンが除去されており、注入が続行中の第5図の基板の
断面図、第7図はP形井戸とNMQf3累子に関連する
)4−ルド注入の終了と、複合酸化物の形成との後にお
ける、PMO8素子に関連するフィールドを形成するた
めにマスクが形成されている第6図の基板断面図、第8
図はPλ40S素子に関連するフィールド注入を行わせ
、かつPMO8素子に関連するフィールドの注入が行わ
れる領域において窒化シリコンが除去されている第7図
の基板の断面図、第9図は両方のフィールドが注入され
た後の、酸化物のうち次の工程中にフィールド酸化物の
形成を阻止すべき部分の上に窒化シリコンが保持されて
いる第8図の基板の断面図、第10図はフィールド酸化
が行われた後の第9図の基板の断面図、第11図は窒化
シリコンの除去と、ゲート酸化物層として用いる酸化物
層の形成後の第1o図の基板の断面図、第12(a)図
はソース領域とドレイン領域の形成と、ポリシリコン・
ゲートと相互接続ノーの形成住における第11図の基板
の断面図、第12(1))図は金塊相互接続層が形成さ
れた後、およびスクラッチ保護層の形成前の第12(a
)図の基板の断面図、第13〜17図はガードリングを
形成するために必要であるマスキングの変更と、フィー
ルド酸化物層の形成の変更を示す、本発明の方法の別の
実施例による第6.7.9図の基板の断面図である。 lO・・・基板、12.18.28,37.42・・・
酸化物層、14・−p形井戸マスク、16・・・酸化物
層12の塵出部分、2o・・・イオン注入領域、22・
・・P形井戸、30・・・窒化シリコン層、32.40
・・・フォトレジスト層、5o・・・フィールド酸化物
領域、52・・・ゲート酸化物層。 手辛)℃ンi13 J−IE四 1  \ 特許庁長官 殿 1、事件の表示 相補絶縁ゲート電界効果集積回路及びそのTM造方法3
、補正をする者 事イ′1との関係  特6′[出願人 ウェスタン、デジタル、]−ボレーション4、代理人 (〒104)東京都中央区銀座2丁目11M2号銀座大
作ビル6階 電話03−545−3508 (代表)6
、補正の内容 −′、;−゛、 ・1・“コ、:+”、j3 違 手続ネ111正徊(方式) %式% 2、発明の名称 相補絶縁ゲート電界効果集積回路及びその製造lj法3
、補正をする者 事イ!1との関係  特if出願人 ウェスタン、デジタル、コーポレーション4、代理人 (〒104)東京都中央区銀座2丁目11番2号7、補
正の内容 別紙の通り、但し図面は浄書(内容に変更なし)。

Claims (1)

  1. 【特許請求の範囲】 (1)  第1の種類のMO8素子のための第1の領域
    と、第2のaf類のMO8素子のための第2の領域とを
    含むシリコン基板上に、第1の種類のMO8素子に関連
    するフィールドと第2の種類M OS素子に関連するフ
    ィールドとのフィールド反転′亀圧を独立に設定するた
    めの方法において、 (a)  fnJ記第1の種類のMO8素子を形成すべ
    き領域の導電型と同じ導電型を前記第1の種類のMO8
    素子に関連するフィールドに注入できるようにする第1
    の光マスクを前記基板上に形成する工程と、 (b)  mJ記410饋域のうち注入0T能とされて
    いる部分K ifJ記第1の頭載の導電型と同じ導電型
    の不純物を注入する工程と、 (C)  Nil記第2の種類のIVlos素子を形成
    すべき第2の領域の導電型と同じ導電型をn1J=己第
    2の種類のMO8素子に関連するフィールドに注入でき
    るようにする第lの光マスクをiiJ記基根基板上成す
    る工程と、(d)  mJ記第2の領域のうち注入可能
    とされている部分に前記第1と第2の領域の導電型と同
    じ導電型の不純物を注入する工程と、を備え、それによ
    り前記第10KN類のMO8素子とdis記第2の種類
    のMO8素子とに関連するフィールドに注入され、それ
    らのフィールド反転電圧が別々にかつ独立して決定され
    ることを特徴とする相補型絶縁ゲート電界効果集積回路
    。 (2、特許請求の範囲第1項記載の方法であって、Xと
    Yをプロセスの設計値に依存する数1+Mとして、第l
    のマスクは関係 N p= F −FW−1−((PW−4−X ) 1
    nverse )により決定され、第2のマスクは関係 PF=F−(FW inver8e)−4−(FW−1
    −Y)により決定されることを特徴とする方法。 (3)特許請求の範囲第1項記載の方法であって。 第1のマスクを形成する工程は (a)  前記基板上に酸化シリコン層を形成する工程
    と、 (b)  その酸化シリコン層の上に窒化シリコン層を
    イq治する工程と、 (C)!!1の種類のMOS素子のためのフィールドを
    形成する前記基板上の領域の上にある窒化シリコンの領
    域を露出させる前記光マスクパターンを前記窒化シリコ
    ン層の上に形成する工程と、 (d)  露出した窒化シリコンを除去して下側の酸化
    シリコン層を露出させる工程と、 を含み、v(1把F側の酸化シリコン層は、注入部分が
    電化シリコンパターンに自己整列するようにしてMit
    記フィールドを独立に注入できるように、第1の種類の
    MOS素子に関連するフィールドに関して上側で自己玉
    列関係にあることを特徴とする方法。 (4)特許請求の範囲第2項記載の方法であって、第1
    0槙翅のMOS素子に関連するフィールドの注入後に酸
    化シリコン層を形成し、その酸化シリコン層は、前記窒
    化シリコンを除去した場所に形成して、θIJ記露出さ
    せられた酸化シリコン層との複合酸化シリコン層を形成
    することを特徴とする方法。 (5)特許請求の範囲第3項記載の方法であって、前記
    第2のマスクを形成する工程は、 (a)  フォトレジストのパターンを一部は酸化シリ
    コン層の上に、一部は窒化シリコンの上に形成する工程
    と、 (1))!’2の領域の部分を形成しているフィールド
    の上側に存在し、かつフォトレジストにより覆われ【い
    ない窒化シリコンを除去する工程と、を含み、前記酸化
    シリコン層は第1のマスクの形成中に除去されたもので
    あり、前d己フォトレジストのパターンは注入されてい
    る第1の領域の表向を堕い、かつ第2の種類のMOEI
    素子を形成すべき第2の領域の上側の窒化シリコン層を
    覆うことを特徴とする方法〇 (6)  Q’M針請求の範囲第1項記載の方法であり
    て、第1のマスクの形成前に@記基板内に井戸領域を形
    成し、gff記第1の#i類のMOS素子を形成するた
    めの前【妃第1の領域を構成することを特徴と1−る方
    法◇ (7)特許請求の範囲A1項記載の方法であって、第2
    の領域の注入後に、前記基板中の前記第1の領域に能動
    素子を作る工程を実行することを特徴とする方法。 (8)  (a)第10槙翅のMOS素子が形成されて
    いる第1の領域と、第2の棟端のMOS素子が形成され
    ている第2の別々の領域とを含む単結晶シリコン基板を
    備え、 (1))前記第1の領域I・ま前記第1の種類のMOS
    素子に関連するフィールドを有し、そのフィールドは独
    立に決定されたそれのしきい値゛紙圧で注入され、 (C)前記第2の領域は前記第2の種類のMOS素子に
    関連するフィールドを有し、そのフィールドは独立かつ
    別々に決定されたそれのしきい値′電圧で注入されるこ
    とを特徴とするイソグレーナOシリコン・ゲートCMO
    8集積回路。 (9)付W[請求の範囲第8項記載のCMO8集積回路
    であって、前記基板はホウ素を含まないゲート電極を有
    するシリコンゲートMOS素子を含むことを特徴とする
    CMO8集積回路。 (10)%許請求の範囲第9項記載のCMO8集積回路
    であって、前記第1の領域の導電型と同じ導電型を有す
    るガードリングを前記基板内に前記第1の領域を囲んで
    形成し、そのような集積回路構造の一部としてポリシリ
    コン・クロスオーバを形成し、それらのクロスオーバは
    前記ガードリングの上を絶縁されて辿ることを特徴とす
    るCMO8集積回路。 (11〕  特許請求の範囲第8項記載のCMO8集積
    回路であって、前記第1の領域を囲むガードリングを有
    することを特徴とするC!MO8集積回路0 (12)%wfM求の範囲第9項記載のCMO8集積回
    路であって、厚い酸化物層がクロスオーバを前り己ガー
    ド9ングから分離することを特徴とする0MO8集積回
    路。 (13)%許請求の範囲第12項記載の0MO8集積回
    路であって、前記酸化物層の厚さは約50oOオングス
    トロームであることを特徴とするCMO8集撰回路。 C14)第1のahのM OS素子を形成するための第
    1の領域と、第2の檎類のMO8素子を形成するための
    第2の別々の領域とを含むシリコン基板上に、前記第1
    の領域の周囲にガードリングを形成し、かつ前記第1の
    領域と前記第2の種団の間にフィールド分離酸化物を形
    成するための方法にどいて、 (a)  前記基板の表面の一部の上に、前記a1の領
    域と前記第2の領域との少くとも一部の上側の部分と前
    記ガードリングを形成すべき領域の上側の部分とを含む
    酸化禁止マスクを形成する工程と、 (’l))  前記基板の部分のうち酸化禁止マスクが
    存在しない部分の上に第1の酸化物分離層を形成する工
    程と、 (C)  前記ガードリングを形成すべき領域の上側の
    酸化禁止マスクを除去する工程と、((1)  基板の
    うち前記酸化禁止マスクが除去されている部分に不純物
    を入れることにより前記ガードリングを形成する工程と
    、 (e)  前記ガードリングの上とn1記第1の酸化物
    分離層との上に第2の酸化物分離フィールド層を形成す
    る工程と、 を備えることを特徴とするガードリングを形成する方法
JP59034097A 1983-02-25 1984-02-24 相補絶縁ゲ−ト電界効果集積回路及びその製造方法 Pending JPS59218767A (ja)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3125929B2 (ja) * 1990-03-09 2001-01-22 富士通株式会社 半導体装置の製造方法
US5258645A (en) * 1990-03-09 1993-11-02 Fujitsu Limited Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure
EP0637074A3 (en) 1993-07-30 1995-06-21 Sgs Thomson Microelectronics Process for the production of active and isolated areas by split imaging.

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1017073A (en) * 1974-06-03 1977-09-06 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
JPS5333074A (en) * 1976-09-08 1978-03-28 Sanyo Electric Co Ltd Production of complementary type insulated gate field effect semiconductor device
IT1166587B (it) * 1979-01-22 1987-05-05 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate
US4244752A (en) * 1979-03-06 1981-01-13 Burroughs Corporation Single mask method of fabricating complementary integrated circuits
US4325169A (en) * 1979-10-11 1982-04-20 Texas Instruments Incorporated Method of making CMOS device allowing three-level interconnects

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