JP3370816B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3370816B2 JP3370816B2 JP07403295A JP7403295A JP3370816B2 JP 3370816 B2 JP3370816 B2 JP 3370816B2 JP 07403295 A JP07403295 A JP 07403295A JP 7403295 A JP7403295 A JP 7403295A JP 3370816 B2 JP3370816 B2 JP 3370816B2
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Description
【０００１】
【産業上の利用分野】本発明は、ｎウェルとｐウェルが
形成された半導体装置の製造方法に関する。
形成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】ｎウェルとｐウェル（ツゥインウェル）
が形成された半導体装置が広く使われている。ツゥイン
ウェルの形成方法としては、所望のパターンをウェハ上
に転写するフォト工程を１回実施してセルフアラインに
よりツゥインウェルを形成する方法と、各ウェルを形成
する毎にフォト工程を実施する方法が知られている。
が形成された半導体装置が広く使われている。ツゥイン
ウェルの形成方法としては、所望のパターンをウェハ上
に転写するフォト工程を１回実施してセルフアラインに
よりツゥインウェルを形成する方法と、各ウェルを形成
する毎にフォト工程を実施する方法が知られている。
【０００３】セルフアラインにより形成する方法では、
フォト工程のマスク合わせずれが生じないことやフォト
工程が１回で済むことなどのメリットがあるものの、窒
化膜の形成、その窒化膜のエッチング、酸化工程が余分
に必要であり、このためコスト的に有利とはいえない。
一方、ｎウェルとｐウェルをそれぞれ形成する毎にフォ
ト工程を実施する方法では、１回目のフォト工程後に２
回目のフォト工程を行うに当たり、アライメント合わせ
をする基準がない。このため、予め何らかの方法によっ
て半導体基板上にアライメント合わせの基準となる段差
を形成する必要がある。
フォト工程のマスク合わせずれが生じないことやフォト
工程が１回で済むことなどのメリットがあるものの、窒
化膜の形成、その窒化膜のエッチング、酸化工程が余分
に必要であり、このためコスト的に有利とはいえない。
一方、ｎウェルとｐウェルをそれぞれ形成する毎にフォ
ト工程を実施する方法では、１回目のフォト工程後に２
回目のフォト工程を行うに当たり、アライメント合わせ
をする基準がない。このため、予め何らかの方法によっ
て半導体基板上にアライメント合わせの基準となる段差
を形成する必要がある。
【０００４】図９から図１５までを参照して、２回目の
フォト工程を行う方法により半導体装置を製造する一例
を説明する。先ず、図９に示すように、半導体基板１０
の上に、例えば、厚さ２５ｎｍのパッド酸化膜１２を熱
酸化法により形成し、このパッド酸化膜１２の上に厚さ
１００ｎｍの窒化膜１４を減圧ＣＶＤ法によって形成す
る。次に、窒化膜１４の上にフォトレジスト膜（図示せ
ず）を形成し、このフォトレジスト膜をパターニング
し、図１０に示すように、パターニングされたフォトレ
ジスト１６をマスクにして窒化膜１４をパターニング
し、活性化領域（ここでは、ソース、ドレイン、ゲート
電極が形成される領域）となる部分に窒化膜１４を残
す。次に、図１１に示すように、パターニングされた窒
化膜１４を基準としてアライメントを行うフォト工程、
及びイオン注入工程を繰り返し、ｎ形及びｐ形の不純物
１８を半導体基板１０に導入して、図１２に示すよう
に、ｎウェル２０とｐウェル２２を形成する。次に、不
純物１８が導入された半導体基板１０を希釈酸化雰囲気
中でアニールし、これにより、内部に導入された不純物
１８が活性化すると共に拡散する。希釈酸化雰囲気中で
アニールする理由は、酸化増速拡散により、短時間で拡
散を進めるためである。この希釈酸化雰囲気中でのアニ
ールにより、図１２に示すように、パッド酸化膜１２の
うち窒化膜１４で覆われていない部分は更に酸化が進
む。例えば１．８％酸素雰囲気中で１１２３℃、１６時
間のアニールを行った場合、上記の部分のパッド酸化膜
１２の膜厚は約７３０オングストロームに増加する。半
導体基板１０のうち窒化膜１４が除去された部分の下方
の領域（フィールド領域）にイオン注入を行うが、この
イオン注入の前に、図１３に示すように、上記アニール
により厚くなったパッド酸化膜１２をウェットエッチン
グにより約２５ｎｍにする。その後、図１４に示すよう
に、フォトレジスト２４をマスクにしてフィールド領域
のうち所定の部分に例えばボロンなどの不純物２６をイ
オン注入する。更に必要であればフィールド領域の一部
にリンをイオン注入し、その後、周知のＬＯＣＯＳ酸
化、犠牲酸化、閾値電圧（Ｖｔｈ）を得るためのフォト
工程及びイオン注入工程、ゲート酸化膜形成工程、Ｓｉ
膜を形成するためのＣＶＤ工程及びリンドープ工程、ゲ
ート電極を形成するためのフォト工程及びエッチング工
程、ソース及びドレインを形成するソースドレイン形成
工程、配線を形成する配線工程を経て、図１５に示すよ
うに、不純物濃度の高いソース３０ａ、不純物濃度の低
いソース３０ｂ、不純物濃度の高いドレイン３０ｃ、純
物濃度の低いドレイン３０ｄ、及びゲート電極３０ｅが
形成された高耐圧ｎＭＯＳ３０と、不純物濃度の高いソ
ース３２ａ、不純物濃度の低いソース３２ｂ、不純物濃
度の高いドレイン３２ｃ、純物濃度の低いドレイン３２
ｄ、及びゲート電極３２ｅが形成された高耐圧ｐＭＯＳ
３２と、配線３４とを備えた半導体装置３０が製造され
る。
フォト工程を行う方法により半導体装置を製造する一例
を説明する。先ず、図９に示すように、半導体基板１０
の上に、例えば、厚さ２５ｎｍのパッド酸化膜１２を熱
酸化法により形成し、このパッド酸化膜１２の上に厚さ
１００ｎｍの窒化膜１４を減圧ＣＶＤ法によって形成す
る。次に、窒化膜１４の上にフォトレジスト膜（図示せ
ず）を形成し、このフォトレジスト膜をパターニング
し、図１０に示すように、パターニングされたフォトレ
ジスト１６をマスクにして窒化膜１４をパターニング
し、活性化領域（ここでは、ソース、ドレイン、ゲート
電極が形成される領域）となる部分に窒化膜１４を残
す。次に、図１１に示すように、パターニングされた窒
化膜１４を基準としてアライメントを行うフォト工程、
及びイオン注入工程を繰り返し、ｎ形及びｐ形の不純物
１８を半導体基板１０に導入して、図１２に示すよう
に、ｎウェル２０とｐウェル２２を形成する。次に、不
純物１８が導入された半導体基板１０を希釈酸化雰囲気
中でアニールし、これにより、内部に導入された不純物
１８が活性化すると共に拡散する。希釈酸化雰囲気中で
アニールする理由は、酸化増速拡散により、短時間で拡
散を進めるためである。この希釈酸化雰囲気中でのアニ
ールにより、図１２に示すように、パッド酸化膜１２の
うち窒化膜１４で覆われていない部分は更に酸化が進
む。例えば１．８％酸素雰囲気中で１１２３℃、１６時
間のアニールを行った場合、上記の部分のパッド酸化膜
１２の膜厚は約７３０オングストロームに増加する。半
導体基板１０のうち窒化膜１４が除去された部分の下方
の領域（フィールド領域）にイオン注入を行うが、この
イオン注入の前に、図１３に示すように、上記アニール
により厚くなったパッド酸化膜１２をウェットエッチン
グにより約２５ｎｍにする。その後、図１４に示すよう
に、フォトレジスト２４をマスクにしてフィールド領域
のうち所定の部分に例えばボロンなどの不純物２６をイ
オン注入する。更に必要であればフィールド領域の一部
にリンをイオン注入し、その後、周知のＬＯＣＯＳ酸
化、犠牲酸化、閾値電圧（Ｖｔｈ）を得るためのフォト
工程及びイオン注入工程、ゲート酸化膜形成工程、Ｓｉ
膜を形成するためのＣＶＤ工程及びリンドープ工程、ゲ
ート電極を形成するためのフォト工程及びエッチング工
程、ソース及びドレインを形成するソースドレイン形成
工程、配線を形成する配線工程を経て、図１５に示すよ
うに、不純物濃度の高いソース３０ａ、不純物濃度の低
いソース３０ｂ、不純物濃度の高いドレイン３０ｃ、純
物濃度の低いドレイン３０ｄ、及びゲート電極３０ｅが
形成された高耐圧ｎＭＯＳ３０と、不純物濃度の高いソ
ース３２ａ、不純物濃度の低いソース３２ｂ、不純物濃
度の高いドレイン３２ｃ、純物濃度の低いドレイン３２
ｄ、及びゲート電極３２ｅが形成された高耐圧ｐＭＯＳ
３２と、配線３４とを備えた半導体装置３０が製造され
る。
【０００５】
【発明が解決しようとする課題】ｎウェルとｐウェルを
それぞれ形成する毎にフォト工程を実施してイオン注入
する方法においては、注入されたイオンを活性化、拡散
させる際に、図１２に示すように、パッド酸化膜１２の
うち窒化膜１４で覆われていない部分の膜厚が増大す
る。この理由は、アニールする際に酸素を添加するから
であるが、酸化増速拡散により拡散を早め、アニール時
間を短縮するためには酸素添加は不可欠である。アニー
ル終了後、フィールド領域にイオン注入するが、パッド
酸化膜厚１２が増大したままではこのイオン注入は行え
ない。フィールド領域へのイオン注入に当たっては、フ
ィールド領域には十分にイオンが注入される必要がある
が、活性化領域にはイオンが注入されないようにしなけ
ればならない。このため、フィールド領域へのイオン注
入に先立って、フッ化水素酸（フッ酸）を用いて、増大
したパッド酸化膜を適当な膜厚にエッチングする必要が
ある。このとき、例えば図１５に示すような高耐圧ＭＯ
Ｓが形成される場合においては、フィールド領域のイオ
ン濃度が高耐圧ＭＯＳの特性に大きく影響する。このた
め、エッチング後の膜厚の制御は重要になるが、通常の
フッ酸によるエッチングではエッチング後の膜厚にばら
つきが大きく、フィールド領域のイオン濃度を十分に制
御することが困難である。
それぞれ形成する毎にフォト工程を実施してイオン注入
する方法においては、注入されたイオンを活性化、拡散
させる際に、図１２に示すように、パッド酸化膜１２の
うち窒化膜１４で覆われていない部分の膜厚が増大す
る。この理由は、アニールする際に酸素を添加するから
であるが、酸化増速拡散により拡散を早め、アニール時
間を短縮するためには酸素添加は不可欠である。アニー
ル終了後、フィールド領域にイオン注入するが、パッド
酸化膜厚１２が増大したままではこのイオン注入は行え
ない。フィールド領域へのイオン注入に当たっては、フ
ィールド領域には十分にイオンが注入される必要がある
が、活性化領域にはイオンが注入されないようにしなけ
ればならない。このため、フィールド領域へのイオン注
入に先立って、フッ化水素酸（フッ酸）を用いて、増大
したパッド酸化膜を適当な膜厚にエッチングする必要が
ある。このとき、例えば図１５に示すような高耐圧ＭＯ
Ｓが形成される場合においては、フィールド領域のイオ
ン濃度が高耐圧ＭＯＳの特性に大きく影響する。このた
め、エッチング後の膜厚の制御は重要になるが、通常の
フッ酸によるエッチングではエッチング後の膜厚にばら
つきが大きく、フィールド領域のイオン濃度を十分に制
御することが困難である。
【０００６】本発明は、上記事情に鑑み、フィールド領
域にイオンを注入する際にそのイオン濃度を良好に制御
できる半導体装置の製造方法を提供することを目的とす
る。
域にイオンを注入する際にそのイオン濃度を良好に制御
できる半導体装置の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置の製造方法は、ｎウェル及びｐウ
ェルが形成された半導体装置を製造する半導体装置の製
造方法において、 （１）半導体基板の上に酸化膜を形成する酸化膜形成工
程 （２）この酸化膜形成工程で形成された酸化膜の上に窒
化膜を形成する窒化膜形成工程 （３）上記窒化膜形成工程で形成された窒化膜を所定の
パターンにパターニングするパターニング工程 （４）このパターニング工程で窒化膜がパターニングさ
れた半導体基板に不純物を導入することにより、この半
導体基板にｎウェル及びｐウェルを形成するウェル形成
工程 （５）このウェル形成工程でｎウェル及びｐウェルが形
成された半導体基板を希釈酸素雰囲気中で熱処理するこ
とにより、上記酸化膜形成工程で形成された酸化膜のう
ち窒化膜が除去された部分の膜厚を厚くすると共に上記
ｎウェル及びｐウェル中の不純物を活性化させる活性化
工程 （６）この活性化工程で膜厚が厚くされた酸化膜にイオ
ンを所定深さ注入するイオン注入工程 （７）このイオン注入工程でイオンが注入された酸化膜
を、この酸化膜の厚さが所定厚さになるようにエッチン
グするエッチング工程を含むことを特徴とするものであ
る。
の本発明の半導体装置の製造方法は、ｎウェル及びｐウ
ェルが形成された半導体装置を製造する半導体装置の製
造方法において、 （１）半導体基板の上に酸化膜を形成する酸化膜形成工
程 （２）この酸化膜形成工程で形成された酸化膜の上に窒
化膜を形成する窒化膜形成工程 （３）上記窒化膜形成工程で形成された窒化膜を所定の
パターンにパターニングするパターニング工程 （４）このパターニング工程で窒化膜がパターニングさ
れた半導体基板に不純物を導入することにより、この半
導体基板にｎウェル及びｐウェルを形成するウェル形成
工程 （５）このウェル形成工程でｎウェル及びｐウェルが形
成された半導体基板を希釈酸素雰囲気中で熱処理するこ
とにより、上記酸化膜形成工程で形成された酸化膜のう
ち窒化膜が除去された部分の膜厚を厚くすると共に上記
ｎウェル及びｐウェル中の不純物を活性化させる活性化
工程 （６）この活性化工程で膜厚が厚くされた酸化膜にイオ
ンを所定深さ注入するイオン注入工程 （７）このイオン注入工程でイオンが注入された酸化膜
を、この酸化膜の厚さが所定厚さになるようにエッチン
グするエッチング工程を含むことを特徴とするものであ
る。
【０００８】ここで、上記イオン注入工程が、砒素及び
燐のいずれか一方を所定深さ注入するものであることが
好ましい。また、上記エッチング工程が、フッ化水素酸
を用いてウェットエッチングするものであることが好ま
しい。
燐のいずれか一方を所定深さ注入するものであることが
好ましい。また、上記エッチング工程が、フッ化水素酸
を用いてウェットエッチングするものであることが好ま
しい。
【０００９】
【作用】本発明の半導体装置の製造方法によれば、活性
化工程で膜厚が厚くされた酸化膜にイオンを所定深さ注
入する。酸化膜にイオン注入すると、イオン注入された
領域にはイオン注入損傷が生じる。このイオン注入損傷
が生じた部分のエッチングレートは、イオン注入損傷の
無い部分のエッチングレートに比べ著しく増大する。こ
のため、酸化膜のうち、エッチングにより除去される部
分に相当する所定深さの部分にイオン注入して損傷を生
じさせておくことにより、エッチング後の酸化膜の膜厚
を容易に制御でき、エッチングされた酸化膜を通してイ
オン注入する際にイオン濃度を十分に制御できる。
化工程で膜厚が厚くされた酸化膜にイオンを所定深さ注
入する。酸化膜にイオン注入すると、イオン注入された
領域にはイオン注入損傷が生じる。このイオン注入損傷
が生じた部分のエッチングレートは、イオン注入損傷の
無い部分のエッチングレートに比べ著しく増大する。こ
のため、酸化膜のうち、エッチングにより除去される部
分に相当する所定深さの部分にイオン注入して損傷を生
じさせておくことにより、エッチング後の酸化膜の膜厚
を容易に制御でき、エッチングされた酸化膜を通してイ
オン注入する際にイオン濃度を十分に制御できる。
【００１０】ここで、上記イオン注入工程が、砒素及び
燐のいずれか一方を所定深さ注入するものである場合
は、質量が重いのでイオン注入深さの制御が容易であ
る。また、上記エッチング工程が、フッ化水素酸を用い
てウェットエッチングするものである場合は、イオン注
入損傷の有無に起因するエッチングレートの差が大きい
ので膜厚の制御が容易である。
燐のいずれか一方を所定深さ注入するものである場合
は、質量が重いのでイオン注入深さの制御が容易であ
る。また、上記エッチング工程が、フッ化水素酸を用い
てウェットエッチングするものである場合は、イオン注
入損傷の有無に起因するエッチングレートの差が大きい
ので膜厚の制御が容易である。
【００１１】
【実施例】以下、図面を参照して本発明の半導体装置の
製造方法の一実施例を説明する。図１から図７までは半
導体装置の製造方法を工程順に示す断面図である。先
ず、図１に示すように、半導体基板４０の上に、例え
ば、厚さ２５０オングストロームのパッド酸化膜４２を
周知の熱酸化法により形成し、このパッド酸化膜４２の
上に厚さ１０００オングストロームのＳｉＮ膜４４（化
学量論的組成Ｓｉ3 Ｎ4 ）を周知の減圧ＣＶＤ法によっ
て形成する。次に、ＳｉＮ膜４４の上にフォトレジスト
膜（図示せず）を形成し、このフォトレジスト膜をパタ
ーニングし、図２に示すように、パターニングされたフ
ォトレジスト４６をマスクにしてＳｉＮ膜４４をパター
ニングし、活性化領域（ここでは、ソース、ドレイン、
ゲート電極が形成される領域）となる部分にＳｉＮ膜４
４を残す。次に、パターニングされたＳｉＮ膜４４を基
準としてアライメントを行うフォト工程、及びイオン注
入工程を繰り返し、ｎ形及びｐ形の不純物４８を半導体
基板４０に導入してｎウェル５０とｐウェル５２を形成
する（図３には、ｐウェルを形成する工程を示す）。こ
こでは、ｎウェル５０（図４参照）を形成するために、
Ｐイオンを１８０ｋｅＶのエネルギで、ドーズ量５×１
０12ｃｍ-2〜１０×１０12ｃｍ-2で注入する。また、ｐ
ウェル５２（図４参照）を形成するために、Ｂイオンを
１００ｋｅＶのエネルギで、ドーズ量３×１０12ｃｍ-2
〜１０×１０12ｃｍ-2で注入する。Ｐイオン及びＢイオ
ンを注入するエネルギは、Ｐイオン及びＢイオンがそれ
ぞれパッド酸化膜４２とＳｉＮ膜４４を十分に突き抜け
ることができるエネルギーである。Ｐイオン及びＢイオ
ンが導入された半導体基板４０は希釈酸化雰囲気（１．
８％Ｏ2 雰囲気）中で１１２３℃、１６時間アニールさ
れ、これにより、ｎウェル５０及びｐウェル５２の内部
に導入されたＰイオン及びＢイオンが活性化すると共に
拡散する。希釈酸化雰囲気中でアニールする理由は、上
述したように、酸化増速拡散によって短時間で拡散を進
めるためである。この希釈酸化雰囲気中でのアニールに
より、図４に示すように、パッド酸化膜４２のうちＳｉ
Ｎ膜４４で覆われていない部分は更に酸化が進む。例え
ば、上記の条件（１．８％酸素雰囲気中で１１２３℃、
１６時間）でアニールを行った場合、ＳｉＮ膜４４で覆
われていない部分のパッド酸化膜１２の膜厚は、２５０
オングストロームあったものが７３０オングストローム
に増加する。
製造方法の一実施例を説明する。図１から図７までは半
導体装置の製造方法を工程順に示す断面図である。先
ず、図１に示すように、半導体基板４０の上に、例え
ば、厚さ２５０オングストロームのパッド酸化膜４２を
周知の熱酸化法により形成し、このパッド酸化膜４２の
上に厚さ１０００オングストロームのＳｉＮ膜４４（化
学量論的組成Ｓｉ3 Ｎ4 ）を周知の減圧ＣＶＤ法によっ
て形成する。次に、ＳｉＮ膜４４の上にフォトレジスト
膜（図示せず）を形成し、このフォトレジスト膜をパタ
ーニングし、図２に示すように、パターニングされたフ
ォトレジスト４６をマスクにしてＳｉＮ膜４４をパター
ニングし、活性化領域（ここでは、ソース、ドレイン、
ゲート電極が形成される領域）となる部分にＳｉＮ膜４
４を残す。次に、パターニングされたＳｉＮ膜４４を基
準としてアライメントを行うフォト工程、及びイオン注
入工程を繰り返し、ｎ形及びｐ形の不純物４８を半導体
基板４０に導入してｎウェル５０とｐウェル５２を形成
する（図３には、ｐウェルを形成する工程を示す）。こ
こでは、ｎウェル５０（図４参照）を形成するために、
Ｐイオンを１８０ｋｅＶのエネルギで、ドーズ量５×１
０12ｃｍ-2〜１０×１０12ｃｍ-2で注入する。また、ｐ
ウェル５２（図４参照）を形成するために、Ｂイオンを
１００ｋｅＶのエネルギで、ドーズ量３×１０12ｃｍ-2
〜１０×１０12ｃｍ-2で注入する。Ｐイオン及びＢイオ
ンを注入するエネルギは、Ｐイオン及びＢイオンがそれ
ぞれパッド酸化膜４２とＳｉＮ膜４４を十分に突き抜け
ることができるエネルギーである。Ｐイオン及びＢイオ
ンが導入された半導体基板４０は希釈酸化雰囲気（１．
８％Ｏ2 雰囲気）中で１１２３℃、１６時間アニールさ
れ、これにより、ｎウェル５０及びｐウェル５２の内部
に導入されたＰイオン及びＢイオンが活性化すると共に
拡散する。希釈酸化雰囲気中でアニールする理由は、上
述したように、酸化増速拡散によって短時間で拡散を進
めるためである。この希釈酸化雰囲気中でのアニールに
より、図４に示すように、パッド酸化膜４２のうちＳｉ
Ｎ膜４４で覆われていない部分は更に酸化が進む。例え
ば、上記の条件（１．８％酸素雰囲気中で１１２３℃、
１６時間）でアニールを行った場合、ＳｉＮ膜４４で覆
われていない部分のパッド酸化膜１２の膜厚は、２５０
オングストロームあったものが７３０オングストローム
に増加する。
【００１２】アニール後のフィールド領域へのイオン注
入に当たっては、ＳｉＮ膜４４で覆われたアクティブ領
域にはイオンが注入されないようにする必要がある。と
ころが、図４に示す状態では、フィールド領域は厚さ７
３０オングストロームのパッド酸化膜４２で覆われ、ア
クティブ領域は厚さ２５０オングストロームのパッド酸
化膜４２と厚さ１０００オングストロームのＳｉＮ膜４
４（合計で１２５０オングストローム）で覆われてい
る。７３０オングストロームと１２５０オングストロー
ムの膜厚差では、フィールド領域にイオンが注入され、
アクティブ領域にはイオンが注入されないように、イオ
ンエネルギを制御することは困難である。そこで、イオ
ンエネルギを制御してフィールド領域にはイオンが注入
されるがアクティブ領域にはイオンが注入されないよう
に、フィールド領域上のパッド酸化膜４２を２５０オン
グストローム程度まで薄くする。このとき、パッド酸化
膜４２の膜厚を正確に制御しないと、フィールド領域を
チャネルとして用いるような高耐圧トランジスタがうま
く動作しなくなる。即ち、パッド酸化膜４２の膜厚が厚
くなると、フィールド領域に十分にイオンが注入されず
にトランジスタがオフセットとなり、しきい値が高く電
流があまり流れなくなる。一方、パッド酸化膜４２の膜
厚が薄くなると、イオンの注入量が多くなり過ぎて接合
耐圧が小さくなり、高耐圧とならなくなる。
入に当たっては、ＳｉＮ膜４４で覆われたアクティブ領
域にはイオンが注入されないようにする必要がある。と
ころが、図４に示す状態では、フィールド領域は厚さ７
３０オングストロームのパッド酸化膜４２で覆われ、ア
クティブ領域は厚さ２５０オングストロームのパッド酸
化膜４２と厚さ１０００オングストロームのＳｉＮ膜４
４（合計で１２５０オングストローム）で覆われてい
る。７３０オングストロームと１２５０オングストロー
ムの膜厚差では、フィールド領域にイオンが注入され、
アクティブ領域にはイオンが注入されないように、イオ
ンエネルギを制御することは困難である。そこで、イオ
ンエネルギを制御してフィールド領域にはイオンが注入
されるがアクティブ領域にはイオンが注入されないよう
に、フィールド領域上のパッド酸化膜４２を２５０オン
グストローム程度まで薄くする。このとき、パッド酸化
膜４２の膜厚を正確に制御しないと、フィールド領域を
チャネルとして用いるような高耐圧トランジスタがうま
く動作しなくなる。即ち、パッド酸化膜４２の膜厚が厚
くなると、フィールド領域に十分にイオンが注入されず
にトランジスタがオフセットとなり、しきい値が高く電
流があまり流れなくなる。一方、パッド酸化膜４２の膜
厚が薄くなると、イオンの注入量が多くなり過ぎて接合
耐圧が小さくなり、高耐圧とならなくなる。
【００１３】従来は、上述したように、パッド酸化膜４
２をフッ酸でエッチングしたが、パッド酸化膜４２の膜
厚の制御性が余りよくない。そこで、パッド酸化膜４２
をフッ酸でエッチングするに先立って、図５に示すよう
に、半導体基板４０の一面にＡｓイオン５４を４５Ｋｅ
Ｖのエネルギ、５．０×１０13ｃｍ-2のドーズ量でイオ
ン注入した。この条件では、Ａｓイオン５４の飛程は２
４０オングストロームであり、拡がりは７８オングスト
ロームとなり、飛程＋３×拡がり＝４７４オングストロ
ームの深さ分のイオン注入損傷がパッド酸化膜４２に生
じる。パッド酸化膜４２のうちイオン注入損傷が生じた
部分のエッチングレートは、イオン注入損傷が生じてい
ない部分のエッチングレートに比べ１０倍程度に速くな
る。図８には、エッチング時間と酸化膜厚との関係が示
されており、直線６２は、イオン注入損傷が生じていな
い場合のエッチング時間と酸化膜厚との関係を示し、直
線６４は、イオン注入損傷が生じた場合のエッチング時
間と酸化膜厚との関係を示す。図８に示すように、矢印
６０で示される深さ分のイオン注入損傷が生じた場合、
イオン注入損傷が生じていないときに約５分間かかった
エッチング時間が約３０秒となることがわかる。
２をフッ酸でエッチングしたが、パッド酸化膜４２の膜
厚の制御性が余りよくない。そこで、パッド酸化膜４２
をフッ酸でエッチングするに先立って、図５に示すよう
に、半導体基板４０の一面にＡｓイオン５４を４５Ｋｅ
Ｖのエネルギ、５．０×１０13ｃｍ-2のドーズ量でイオ
ン注入した。この条件では、Ａｓイオン５４の飛程は２
４０オングストロームであり、拡がりは７８オングスト
ロームとなり、飛程＋３×拡がり＝４７４オングストロ
ームの深さ分のイオン注入損傷がパッド酸化膜４２に生
じる。パッド酸化膜４２のうちイオン注入損傷が生じた
部分のエッチングレートは、イオン注入損傷が生じてい
ない部分のエッチングレートに比べ１０倍程度に速くな
る。図８には、エッチング時間と酸化膜厚との関係が示
されており、直線６２は、イオン注入損傷が生じていな
い場合のエッチング時間と酸化膜厚との関係を示し、直
線６４は、イオン注入損傷が生じた場合のエッチング時
間と酸化膜厚との関係を示す。図８に示すように、矢印
６０で示される深さ分のイオン注入損傷が生じた場合、
イオン注入損傷が生じていないときに約５分間かかった
エッチング時間が約３０秒となることがわかる。
【００１４】上記のようにして、パッド酸化膜４２のう
ち表面から約４７４オングストロームの深さまでの部分
にイオン注入損傷を生じさせた状態で、半導体基板４０
を３％フッ酸で３０秒間エッチングする。これにより、
パッド酸化膜４２のうちイオン注入損傷が生じた部分が
短時間で急速にエッチングされ、図６に示すように、厚
さ約２５０オングストロームのパッド酸化膜４２が残
る。この結果、フィールド領域は厚さ約２５０オングス
トロームのパッド酸化膜４２で覆われ、アクティブ領域
は厚さ２５０オングストロームのパッド酸化膜４２と厚
さ１０００オングストロームのＳｉＮ膜４４（合計で１
２５０オングストローム）で覆われる。このため、フィ
ールド領域にイオンが注入される一方、アクティブ領域
には注入されないようにイオンエネルギを制御すること
が容易になり、フィールド領域にイオンを注入する際に
そのイオン濃度を十分に制御できる。
ち表面から約４７４オングストロームの深さまでの部分
にイオン注入損傷を生じさせた状態で、半導体基板４０
を３％フッ酸で３０秒間エッチングする。これにより、
パッド酸化膜４２のうちイオン注入損傷が生じた部分が
短時間で急速にエッチングされ、図６に示すように、厚
さ約２５０オングストロームのパッド酸化膜４２が残
る。この結果、フィールド領域は厚さ約２５０オングス
トロームのパッド酸化膜４２で覆われ、アクティブ領域
は厚さ２５０オングストロームのパッド酸化膜４２と厚
さ１０００オングストロームのＳｉＮ膜４４（合計で１
２５０オングストローム）で覆われる。このため、フィ
ールド領域にイオンが注入される一方、アクティブ領域
には注入されないようにイオンエネルギを制御すること
が容易になり、フィールド領域にイオンを注入する際に
そのイオン濃度を十分に制御できる。
【００１５】フィールド領域にイオンを注入するに当た
っては、先ず、ｎチャネルストッパ兼ｐチャネル高耐圧
トランジスタを形成するために、図７に示すように、レ
ジスト５６をマスクにしてＢイオン５８のイオン注入を
２５０ｋｅＶのエネルギ、１．０×１０14ｃｍ-2のドー
ズ量で行う。次に、ｐウェル５２をレジスト（図示せ
ず）でマスクし、ｐチャネルストッパ兼ｎチャネル高耐
圧トランジスタを形成するために、Ｐイオンを５０ｋｅ
Ｖのエネルギ、６．０×１０12ｃｍ-2のドーズ量で行
う。このようにしてフィールド領域にイオンを注入した
後は、通常のトランジスタ製造工程と同様にして、周知
のＬＯＣＯＳ酸化（厚さ７０００オングストローム）、
犠牲酸化、閾値電圧（Ｖｔｈ）を得るためのフォト工程
及びイオン注入工程、ゲート酸化膜形成工程、Ｓｉ膜を
形成するためのＣＶＤ工程及びリンドープ工程、ゲート
電極を形成するためのフォト工程及びエッチング工程、
ソース及びドレインを形成するソースドレイン形成工
程、配線を形成する配線工程を経て、例えば、図１５に
示すような半導体装置が製造される。
っては、先ず、ｎチャネルストッパ兼ｐチャネル高耐圧
トランジスタを形成するために、図７に示すように、レ
ジスト５６をマスクにしてＢイオン５８のイオン注入を
２５０ｋｅＶのエネルギ、１．０×１０14ｃｍ-2のドー
ズ量で行う。次に、ｐウェル５２をレジスト（図示せ
ず）でマスクし、ｐチャネルストッパ兼ｎチャネル高耐
圧トランジスタを形成するために、Ｐイオンを５０ｋｅ
Ｖのエネルギ、６．０×１０12ｃｍ-2のドーズ量で行
う。このようにしてフィールド領域にイオンを注入した
後は、通常のトランジスタ製造工程と同様にして、周知
のＬＯＣＯＳ酸化（厚さ７０００オングストローム）、
犠牲酸化、閾値電圧（Ｖｔｈ）を得るためのフォト工程
及びイオン注入工程、ゲート酸化膜形成工程、Ｓｉ膜を
形成するためのＣＶＤ工程及びリンドープ工程、ゲート
電極を形成するためのフォト工程及びエッチング工程、
ソース及びドレインを形成するソースドレイン形成工
程、配線を形成する配線工程を経て、例えば、図１５に
示すような半導体装置が製造される。
【００１６】上記した実施例の半導体装置の製造方法に
よれば、通常の５Ｖ系トランジスタだけでなく、高耐圧
（１５〜２０Ｖ系）トランジスタも形成できる。尚、パ
ッド酸化膜にイオン注入損傷を生じさせるに当たって
は、Ａｓイオンに代えて、例えばＰイオンを使うことも
できる。この場合の注入条件は、２０ｋｅＶのエネル
ギ、５．０×１０13ｃｍ-2のドーズ量程度で良い。この
とき飛程は１９９オングストローム、拡がりは８４オン
グストロームであり、イオン注入損傷の深さは１９９オ
ングストローム＋３×８４オングストローム＝４５１オ
ングストロームとなる。
よれば、通常の５Ｖ系トランジスタだけでなく、高耐圧
（１５〜２０Ｖ系）トランジスタも形成できる。尚、パ
ッド酸化膜にイオン注入損傷を生じさせるに当たって
は、Ａｓイオンに代えて、例えばＰイオンを使うことも
できる。この場合の注入条件は、２０ｋｅＶのエネル
ギ、５．０×１０13ｃｍ-2のドーズ量程度で良い。この
とき飛程は１９９オングストローム、拡がりは８４オン
グストロームであり、イオン注入損傷の深さは１９９オ
ングストローム＋３×８４オングストローム＝４５１オ
ングストロームとなる。
【００１７】ここで、希釈酸化雰囲気中でのアニールに
より形成された酸化膜の膜厚のばらつきについて検討す
る。希釈酸化雰囲気中でのアニール後の酸化膜厚は、上
述したように、約７３０オングストロームとなるが、ば
らつきを生じる。このばらつきが大体±３０オングスト
ロームと考えられる。また、エッチングレートのばらつ
きも±１０％程度と考えられる。一方、イオン注入によ
るイオン注入損傷の深さはあまりばらつかないと考えら
れる。
より形成された酸化膜の膜厚のばらつきについて検討す
る。希釈酸化雰囲気中でのアニール後の酸化膜厚は、上
述したように、約７３０オングストロームとなるが、ば
らつきを生じる。このばらつきが大体±３０オングスト
ロームと考えられる。また、エッチングレートのばらつ
きも±１０％程度と考えられる。一方、イオン注入によ
るイオン注入損傷の深さはあまりばらつかないと考えら
れる。
【００１８】通常のエッチングレートが例えば１００オ
ングストローム／分である場合、約４７４オングストロ
ームの深さの酸化層をエッチングする時間は約４．８分
である。このとき、エッチングされずに残った酸化膜厚
が最も厚くなる条件は、エッチング前の酸化膜厚が（７
３０オングストローム＋３０オングストローム＝７６０
オングストローム）で、エッチングレートが最も小さい
（９５オングストローム／分）場合である。このとき、
残った酸化膜の膜厚は、７６０オングストローム−９５
オングストローム×４．８＝３０４オングストロームで
ある。また、エッチングされずに残った酸化膜厚が最も
薄く条件は、エッチング前の酸化膜厚が小さく（７３０
オングストローム−３０オングストローム＝７００オン
グストローム）で、エッチングレートが最も大きい（１
０５オングストローム／分）場合である。このとき、残
った酸化膜の膜厚は、７００オングストローム−１０５
オングストローム×４．８＝１９６オングストロームと
なる。したがって、イオン注入損傷を生じさせない従来
の方法の場合、残った酸化膜の膜厚は、１９６オングス
トローム〜３０４オングストロームまでの範囲内のばら
つきを生じることになる。
ングストローム／分である場合、約４７４オングストロ
ームの深さの酸化層をエッチングする時間は約４．８分
である。このとき、エッチングされずに残った酸化膜厚
が最も厚くなる条件は、エッチング前の酸化膜厚が（７
３０オングストローム＋３０オングストローム＝７６０
オングストローム）で、エッチングレートが最も小さい
（９５オングストローム／分）場合である。このとき、
残った酸化膜の膜厚は、７６０オングストローム−９５
オングストローム×４．８＝３０４オングストロームで
ある。また、エッチングされずに残った酸化膜厚が最も
薄く条件は、エッチング前の酸化膜厚が小さく（７３０
オングストローム−３０オングストローム＝７００オン
グストローム）で、エッチングレートが最も大きい（１
０５オングストローム／分）場合である。このとき、残
った酸化膜の膜厚は、７００オングストローム−１０５
オングストローム×４．８＝１９６オングストロームと
なる。したがって、イオン注入損傷を生じさせない従来
の方法の場合、残った酸化膜の膜厚は、１９６オングス
トローム〜３０４オングストロームまでの範囲内のばら
つきを生じることになる。
【００１９】一方、本発明の方法によると、イオン注入
損傷が生じた部分のエッチングレートは通常１０００オ
ングストローム／分であり、最大１０５０オングストロ
ーム／分、最小９５０オングストローム／分と考えられ
る。従来方法の場合と同様に、残った酸化膜厚が最も厚
く場合は、エッチング時間を０．５分としたとき、７６
０オングストローム−９５０オングストローム×０．５
＝２８５オングストロームとなる場合である。また、残
った酸化膜厚が最も薄くなる場合は、７００オングスト
ローム−１０５０オングストローム×０．４５−１０５
オングストローム×０．０５＝２２２．２５オングスト
ロームとなる場合である。したがって、本実施例によれ
ば、パッド酸化膜４２をエッチングした後のパッド酸化
膜４２のばらつきは２２２．２５オングストローム〜２
８５オングストロームの範囲内となり、従来の３／５以
下のばらつきに抑えられる。
損傷が生じた部分のエッチングレートは通常１０００オ
ングストローム／分であり、最大１０５０オングストロ
ーム／分、最小９５０オングストローム／分と考えられ
る。従来方法の場合と同様に、残った酸化膜厚が最も厚
く場合は、エッチング時間を０．５分としたとき、７６
０オングストローム−９５０オングストローム×０．５
＝２８５オングストロームとなる場合である。また、残
った酸化膜厚が最も薄くなる場合は、７００オングスト
ローム−１０５０オングストローム×０．４５−１０５
オングストローム×０．０５＝２２２．２５オングスト
ロームとなる場合である。したがって、本実施例によれ
ば、パッド酸化膜４２をエッチングした後のパッド酸化
膜４２のばらつきは２２２．２５オングストローム〜２
８５オングストロームの範囲内となり、従来の３／５以
下のばらつきに抑えられる。
【００２０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、活性化工程で膜厚が厚くされた酸
化膜にイオンを所定深さ注入してイオン注入損傷を生じ
させる。このイオン注入損傷が生じた部分のエッチング
レートは、イオン注入損傷の無い部分のエッチングレー
トに比べ著しく増大するので、酸化膜の膜厚を容易に制
御でき、この酸化膜を通してイオン注入する際にイオン
濃度を十分に制御できる。
の製造方法によれば、活性化工程で膜厚が厚くされた酸
化膜にイオンを所定深さ注入してイオン注入損傷を生じ
させる。このイオン注入損傷が生じた部分のエッチング
レートは、イオン注入損傷の無い部分のエッチングレー
トに比べ著しく増大するので、酸化膜の膜厚を容易に制
御でき、この酸化膜を通してイオン注入する際にイオン
濃度を十分に制御できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施例を示
し、半導体基板にパッド酸化膜とＳｉＮ膜が形成された
状態を示す断面図である。
し、半導体基板にパッド酸化膜とＳｉＮ膜が形成された
状態を示す断面図である。
【図２】図１に示すＳｉＮ膜がエッチングされた状態を
示す断面図である。
示す断面図である。
【図３】図２に示すエッチングされたＳｉＮ膜を有する
半導体基板にイオンを注入する状態を示す断面図であ
る。
半導体基板にイオンを注入する状態を示す断面図であ
る。
【図４】ｎウェルとｐウェルが形成された半導体基板を
アニールしてパッド酸化膜が厚くなった状態を示す断面
図である。
アニールしてパッド酸化膜が厚くなった状態を示す断面
図である。
【図５】図４に示すパッド酸化膜が厚くなった部分にイ
オンを注入する状態を示す断面図である。
オンを注入する状態を示す断面図である。
【図６】図５に示すイオン注入されたパッド酸化膜をエ
ッチングした状態を示す断面図である。
ッチングした状態を示す断面図である。
【図７】図６に示すエッチングされたパッド酸化膜を通
して半導体基板にイオンを注入する状態を示す断面図で
ある。
して半導体基板にイオンを注入する状態を示す断面図で
ある。
【図８】エッチング時間と酸化膜厚との関係を示すグラ
フである。
フである。
【図９】従来の半導体装置の製造方法の一例を示し、半
導体基板にパッド酸化膜と窒化膜が形成された状態を示
す断面図である。
導体基板にパッド酸化膜と窒化膜が形成された状態を示
す断面図である。
【図１０】図９に示す窒化膜がエッチングされた状態を
示す断面図である。
示す断面図である。
【図１１】図１０に示すエッチングされた窒化膜を有す
る半導体基板にイオンを注入する状態を示す断面図であ
る。
る半導体基板にイオンを注入する状態を示す断面図であ
る。
【図１２】ｎウェルとｐウェルが形成された半導体基板
をアニールしてパッド酸化膜が厚くなった状態を示す断
面図である。
をアニールしてパッド酸化膜が厚くなった状態を示す断
面図である。
【図１３】パッド酸化膜をエッチングした状態を示す断
面図である。
面図である。
【図１４】図１３に示すエッチングされたパッド酸化膜
を通して半導体基板にイオンを注入する状態を示す断面
図である。
を通して半導体基板にイオンを注入する状態を示す断面
図である。
【図１５】高耐圧ｎＭＯＳと高耐圧ｐＭＯＳとを備えた
半導体装置を示す断面図である。
半導体装置を示す断面図である。
４０ 半導体基板
４２ パッド酸化膜
４４ ＳｉＮ膜
４６ フォトレジスト
４８ 不純物
５０ ｎウェル
５２ ｐウェル
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8238
H01L 27/092
Claims (4)
- 【請求項１】 ｎウェル及びｐウェルが形成された半導
体装置を製造する半導体装置の製造方法において、 半導体基板の上に酸化膜を形成する酸化膜形成工程と、 該酸化膜形成工程で形成された酸化膜の上に窒化膜を形
成する窒化膜形成工程と、 前記窒化膜形成工程で形成された窒化膜を所定のパター
ンにパターニングするパターニング工程と、 該パターニング工程で窒化膜がパターニングされた半導
体基板に不純物を導入することにより、該半導体基板に
ｎウェル及びｐウェルを形成するウェル形成工程と、 該ウェル形成工程でｎウェル及びｐウェルが形成された
半導体基板を希釈酸素雰囲気中で熱処理することによ
り、前記酸化膜形成工程で形成された酸化膜のうち窒化
膜が除去された部分の膜厚を厚くすると共に前記ｎウェ
ル及びｐウェル中の不純物を活性化させる活性化工程
と、 該活性化工程で膜厚が厚くされた酸化膜にイオンを所定
深さ注入するイオン注入工程と、 該イオン注入工程でイオンが注入された酸化膜を、該酸
化膜の厚さが所定厚さになるようにエッチングするエッ
チング工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記イオン注入工程が、砒素及び燐のい
ずれか一方を所定深さ注入するものであることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記エッチング工程が、フッ化水素酸を
用いてウェットエッチングするものであることを特徴と
する請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記イオン注入工程が、前記酸化膜の表
面から所定深さまでの部分にイオン注入損傷を生じさ
せ、前記エッチング工程におけるエッチングレートを、
イオン注入損傷が生じていない部分のエッチングレート
に比べて速くするものであることを特徴とする請求項１
ないし３のいずれかに記載の半導体装置 の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07403295A JP3370816B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07403295A JP3370816B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274186A JPH08274186A (ja) | 1996-10-18 |
| JP3370816B2 true JP3370816B2 (ja) | 2003-01-27 |
Family
ID=13535412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07403295A Expired - Fee Related JP3370816B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370816B2 (ja) |
-
1995
- 1995-03-30 JP JP07403295A patent/JP3370816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274186A (ja) | 1996-10-18 |
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