JPS63129618A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63129618A JPS63129618A JP27743386A JP27743386A JPS63129618A JP S63129618 A JPS63129618 A JP S63129618A JP 27743386 A JP27743386 A JP 27743386A JP 27743386 A JP27743386 A JP 27743386A JP S63129618 A JPS63129618 A JP S63129618A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素体に選択的に表面から不純物を導入
した後、熱処理を行って拡散層を形成する工程を含む半
導体装置の製造方法に°関する。
した後、熱処理を行って拡散層を形成する工程を含む半
導体装置の製造方法に°関する。
この種の半導体装置の製造方法として従来第２図１Ｍ）
〜（ｈ）に示すものが知られている。第２図＋ａｌはシ
リコン基板ｌ上にシリコン酸化膜２を形成し、レジスト
３を塗布、パターニングしたものである。
〜（ｈ）に示すものが知られている。第２図＋ａｌはシ
リコン基板ｌ上にシリコン酸化膜２を形成し、レジスト
３を塗布、パターニングしたものである。
レジスト３に覆われないシリコン酸化膜２を、レジスト
３をマスクにしてエツチングして除去してもよい０図山
）でレジスト３をマスクとして、均一にイオン４の注入
を行い、不純物注入領域５１を形成する０図（ｅｌでレ
ジスト３を灰化して除去し、図＋ｄ＋でドライブインの
熱処理を行って、ある深さの拡散層６１を形成する。そ
の後回（９１で再びレジスト３を塗布、パターニングし
て、図（ｆ）でこのレジスト３をマスクとしてドーズ量
を変えてイオン４の注入を行い、不純物注入領域５３を
形成する６図（ｆ）で再びレジストを灰化して除去し、
図（ｈ）でドライブインの熱処理を行ワて異なる拡散濃
度の領域６１、６３を形成する。
３をマスクにしてエツチングして除去してもよい０図山
）でレジスト３をマスクとして、均一にイオン４の注入
を行い、不純物注入領域５１を形成する０図（ｅｌでレ
ジスト３を灰化して除去し、図＋ｄ＋でドライブインの
熱処理を行って、ある深さの拡散層６１を形成する。そ
の後回（９１で再びレジスト３を塗布、パターニングし
て、図（ｆ）でこのレジスト３をマスクとしてドーズ量
を変えてイオン４の注入を行い、不純物注入領域５３を
形成する６図（ｆ）で再びレジストを灰化して除去し、
図（ｈ）でドライブインの熱処理を行ワて異なる拡散濃
度の領域６１、６３を形成する。
第３図（ａｌ〜（幻は別の従来例を示す０図（ａｌ〜（
Ｃ１は第２図の場合と同じであるが、図（ｄ＋ではドラ
イブインの熱処理は行わず、再度レジスト３の塗布。
Ｃ１は第２図の場合と同じであるが、図（ｄ＋ではドラ
イブインの熱処理は行わず、再度レジスト３の塗布。
パターニングをし、図（ｅｌでレジスト３をマスクとし
てイオン４の注入を、図由）におけるイオン４の注入に
比べてドーズ量を変えて行い、領域５１．５３を形成す
る０図（ｆｌでレジストを灰化し、図（幻でドライブイ
ンの熱処理を行って、領域６１．６３とも所望の拡散深
さ、拡散濃度に同時に形成する。
てイオン４の注入を、図由）におけるイオン４の注入に
比べてドーズ量を変えて行い、領域５１．５３を形成す
る０図（ｆｌでレジストを灰化し、図（幻でドライブイ
ンの熱処理を行って、領域６１．６３とも所望の拡散深
さ、拡散濃度に同時に形成する。
上述のように、拡散濃度の異なる同一導電型の二つの領
域を形成するのに７エ程、８工程を必要とし、製造コス
トが高くなるという欠点があった。
域を形成するのに７エ程、８工程を必要とし、製造コス
トが高くなるという欠点があった。
本発明の目的は、拡散濃度の異なる複数の領域を同一の
工程で同時に形成する半導体装置の製造方法を提供する
ことを目的とする。
工程で同時に形成する半導体装置の製造方法を提供する
ことを目的とする。
上記の目的を達成するために、本発明は半導体素体の複
数の選択的領域に表面から同一不純物を導入し、熱処理
を行って異なる不純物濃度の拡散層を形成する際に、不
純物を各領域の表面の均一に分散された部分領域から導
入し、その場合導入される部分領域の面積の合計の当該
領域全面積に対する割合を形成すべき拡散層の不純物濃
度に比例させるものとする。
数の選択的領域に表面から同一不純物を導入し、熱処理
を行って異なる不純物濃度の拡散層を形成する際に、不
純物を各領域の表面の均一に分散された部分領域から導
入し、その場合導入される部分領域の面積の合計の当該
領域全面積に対する割合を形成すべき拡散層の不純物濃
度に比例させるものとする。
表面の分散した部分から所定の領域に不純物を導入する
ことにより、その領域に導入面積の割合に応じた不純物
濃度が得られるので、導入面積の割合を調整することに
より、同時に同一導電型で不純物濃度の異なる複数の拡
散層を形成することができる。
ことにより、その領域に導入面積の割合に応じた不純物
濃度が得られるので、導入面積の割合を調整することに
より、同時に同一導電型で不純物濃度の異なる複数の拡
散層を形成することができる。
第１図は、本発明の一実施例を示すもので、図（ａｌで
シリコン基板１上にシリコンの酸化膜２を形成し、レジ
スト３を塗布、フォトリソグラフィ法によりバターニン
グする。この時、レジストは高濃度拡散領域を形成すべ
き箇所は全面が開口され。
シリコン基板１上にシリコンの酸化膜２を形成し、レジ
スト３を塗布、フォトリソグラフィ法によりバターニン
グする。この時、レジストは高濃度拡散領域を形成すべ
き箇所は全面が開口され。
低濃度拡散領域を打ち込む箇所はメツシュ状に開口され
る。このあと、露出しているシリコン酸化膜２をレジス
ト３をマスクにしてエツチングにより除去してもよい０
次いで、図（ｂｌでレジスト３をマスクにしてイオン４
を注入し、注入領域５１．５２を形成する。その後回（
Ｃ）でレジスト３を灰化して除去し、図（ｄｌでドライ
ブインの熱処理を行って一体の拡散層６１と重なり合う
多数の拡散層６２を形成する。その結果、−導電型の拡
散濃度の異なる二つの領域６１．６２を同一の処理すな
わち、フォトリソグラフイエ程、イオン注入工程、熱処
理工程で一度に形成できた。第４図に本発明の実施例で
使用するフォトマスクを示す、ハンチングのある箇所の
レジストが除去され、不純物がイオン注入される。領域
５２に注入される単位面積当たりのドーズ量と領域５１
に注入される単位面積当たりドーズ量の比は、（メツシ
ュ状に開口された部分の総面積）／（形成される拡散領
域の面積）で表わされる。そこで開口される部分の面積
比を変えることにより容易に単位面積当たりのドーズ量
を調整でき、従って拡散濃度も変えることが可能となる
。
る。このあと、露出しているシリコン酸化膜２をレジス
ト３をマスクにしてエツチングにより除去してもよい０
次いで、図（ｂｌでレジスト３をマスクにしてイオン４
を注入し、注入領域５１．５２を形成する。その後回（
Ｃ）でレジスト３を灰化して除去し、図（ｄｌでドライ
ブインの熱処理を行って一体の拡散層６１と重なり合う
多数の拡散層６２を形成する。その結果、−導電型の拡
散濃度の異なる二つの領域６１．６２を同一の処理すな
わち、フォトリソグラフイエ程、イオン注入工程、熱処
理工程で一度に形成できた。第４図に本発明の実施例で
使用するフォトマスクを示す、ハンチングのある箇所の
レジストが除去され、不純物がイオン注入される。領域
５２に注入される単位面積当たりのドーズ量と領域５１
に注入される単位面積当たりドーズ量の比は、（メツシ
ュ状に開口された部分の総面積）／（形成される拡散領
域の面積）で表わされる。そこで開口される部分の面積
比を変えることにより容易に単位面積当たりのドーズ量
を調整でき、従って拡散濃度も変えることが可能となる
。
ここで、メソシェ状にイオン注入された不純物が熱処理
により、一つの拡散領域を形成するためには、メツシュ
の間隔Ｗを横方向拡散距離の２倍より充分短くする必要
がある０例えば横方向拡散距離が２ｎであれば、メツシ
ュ間隔Ｗを１ｎ以下にする。
により、一つの拡散領域を形成するためには、メツシュ
の間隔Ｗを横方向拡散距離の２倍より充分短くする必要
がある０例えば横方向拡散距離が２ｎであれば、メツシ
ュ間隔Ｗを１ｎ以下にする。
本発明においては、メッシェ状にイオン注入することに
より表面濃度が場所により不均一となることが問題点と
なる。拡散抵抗に関しては、表面濃度の不均一により問
題は生じないが、例えばＮチャネルＭＯ３ＦＥＴを形成
する際、必要なＰウェル領域に関しては表面濃度の不均
一により、スレッシッルド電圧、飽和電流等がばらつく
という問題が生じる０表面温度を均一にする手段として
は、メツシュ形状の工夫、メツシュのｗｋｗｉ化がある
。メツシュ形状に関しては、第４図に示した市松模様よ
り、第５図、第６図に示す模様の方が均一化に対し有利
である。また、メツシュの大きさを微細化した方が均一
な表面濃度が得られるが、加工技術の限界がある。視点
を変えれば、同じ大きさのメツシュに対しては横方向拡
散距離を長くすれば、より表面濃度が均一になる。そこ
で、均一な表面濃度が必要な場合、拡散深さを深くすれ
ば良い。
より表面濃度が場所により不均一となることが問題点と
なる。拡散抵抗に関しては、表面濃度の不均一により問
題は生じないが、例えばＮチャネルＭＯ３ＦＥＴを形成
する際、必要なＰウェル領域に関しては表面濃度の不均
一により、スレッシッルド電圧、飽和電流等がばらつく
という問題が生じる０表面温度を均一にする手段として
は、メツシュ形状の工夫、メツシュのｗｋｗｉ化がある
。メツシュ形状に関しては、第４図に示した市松模様よ
り、第５図、第６図に示す模様の方が均一化に対し有利
である。また、メツシュの大きさを微細化した方が均一
な表面濃度が得られるが、加工技術の限界がある。視点
を変えれば、同じ大きさのメツシュに対しては横方向拡
散距離を長くすれば、より表面濃度が均一になる。そこ
で、均一な表面濃度が必要な場合、拡散深さを深くすれ
ば良い。
第７図は、本発明の別の実施例を示すもので、図（ｊｌ
）でシリコン基板ｌ上にやや厚いシリコン酸化１！９２
を形成し、レジスト３を塗布、バターニングする、この
と、き、レジストには全面開口された部分と、メツシュ
状に開口された部分がある。その後、回出）で露出した
酸化膜２をレジスト３をマスクにしてエツチングする。
）でシリコン基板ｌ上にやや厚いシリコン酸化１！９２
を形成し、レジスト３を塗布、バターニングする、この
と、き、レジストには全面開口された部分と、メツシュ
状に開口された部分がある。その後、回出）で露出した
酸化膜２をレジスト３をマスクにしてエツチングする。
さらに図（Ｃ１でレジスト３を除去し、Ｅ （ｄ）で酸
化膜２をマスクとして、例えば拡散法で不純物ドーピン
グ領域７１．７２を形成する。しかる後回（ｅｌで、ド
ライブインの熱処理を行って拡散層６１．６２を形成す
る。単位面積当たりドープされた不純物量の差により、
−導電型の拡散濃度の異なる二つの領域を同一の処理で
拡散法にても形成できた。
化膜２をマスクとして、例えば拡散法で不純物ドーピン
グ領域７１．７２を形成する。しかる後回（ｅｌで、ド
ライブインの熱処理を行って拡散層６１．６２を形成す
る。単位面積当たりドープされた不純物量の差により、
−導電型の拡散濃度の異なる二つの領域を同一の処理で
拡散法にても形成できた。
第８図は、本発明のさらに別の実施例を示すもので、図
（ａｌシリコン基板！上に一面にシリコン酸・化１１’
１２を形成する０図中）で、マスク無しでイオン４のビ
ームを直接シリコン基板に打ち込んで不純物注入領域５
１．５２を形成する。ここで領域５１は全域に打ち込み
、領域５２は、例えば１−の径に絞ったイオンビームを
メツシュ状に打ち込む０図（Ｃ１で熱処理をして拡散１
１６１．６２を形成する。この時も同様に拡散濃度の異
なる領域を１回のイオンビーム描画工程と熱処理工程で
形成できた。
（ａｌシリコン基板！上に一面にシリコン酸・化１１’
１２を形成する０図中）で、マスク無しでイオン４のビ
ームを直接シリコン基板に打ち込んで不純物注入領域５
１．５２を形成する。ここで領域５１は全域に打ち込み
、領域５２は、例えば１−の径に絞ったイオンビームを
メツシュ状に打ち込む０図（Ｃ１で熱処理をして拡散１
１６１．６２を形成する。この時も同様に拡散濃度の異
なる領域を１回のイオンビーム描画工程と熱処理工程で
形成できた。
次に本発明をＢｌ−ＣＭＯＳ Ｔ Ｃの製造に適応した
例を第９図に示す。この例においては、ｎ型基？Ｎ１１
上のｐ型エピタキシャルＮ１２の中のアイソレージ５ン
［１３とｐウェル１４．ｐベース１５と拡散抵抗１６を
同一拡散で形成する。アイソレーシヨン層１３は、回路
上基板に電流を流す場合、基板の電位を安定にするため
濃度を高くする必要があるのに対し、ｐウェル１４はｎ
チャネルＭＯ３ＦＥＴのスレソシヲルド電圧をＩｖ程度
にするためドーズ量をｌＸｌ０”／ｄ程度にする。そこ
で、アイソレージ５ン領域１３はレジストを全面開口し
、ｐウェル領域１４はレジストをメツシュ状に開口して
ドーズ量を変える０両者の拡散深さは約１２１ｎＡで横
方向拡散距離は約１０μである。メツシュの間隔を１−
にすれば、横方向拡散距離に対し充分短いので、ｐウェ
ル１４の表面ｔＭ ｒＸの不均一性は問題とはならない
、拡散抵抗１６に関しては、ベースＩ！１１５と同一工
程で形成して工程数削減を行う、ベース１５のシート抵
抗は約２００Ω／口であるのに対し、拡散抵抗１６のシ
ート抵抗は数にΩ１０が望ましいので、ベース領域１５
はレジストを全面開口し、拡散抵抗領域１６はレジスト
をメツシュ状に開口し、イオン注入を行う。
例を第９図に示す。この例においては、ｎ型基？Ｎ１１
上のｐ型エピタキシャルＮ１２の中のアイソレージ５ン
［１３とｐウェル１４．ｐベース１５と拡散抵抗１６を
同一拡散で形成する。アイソレーシヨン層１３は、回路
上基板に電流を流す場合、基板の電位を安定にするため
濃度を高くする必要があるのに対し、ｐウェル１４はｎ
チャネルＭＯ３ＦＥＴのスレソシヲルド電圧をＩｖ程度
にするためドーズ量をｌＸｌ０”／ｄ程度にする。そこ
で、アイソレージ５ン領域１３はレジストを全面開口し
、ｐウェル領域１４はレジストをメツシュ状に開口して
ドーズ量を変える０両者の拡散深さは約１２１ｎＡで横
方向拡散距離は約１０μである。メツシュの間隔を１−
にすれば、横方向拡散距離に対し充分短いので、ｐウェ
ル１４の表面ｔＭ ｒＸの不均一性は問題とはならない
、拡散抵抗１６に関しては、ベースＩ！１１５と同一工
程で形成して工程数削減を行う、ベース１５のシート抵
抗は約２００Ω／口であるのに対し、拡散抵抗１６のシ
ート抵抗は数にΩ１０が望ましいので、ベース領域１５
はレジストを全面開口し、拡散抵抗領域１６はレジスト
をメツシュ状に開口し、イオン注入を行う。
本発明によれば、面積の合計を調整して分散した面積部
分から不純物を導入し、単位面積当たり導入される不純
物量に差を設けることにより、拡散濃度の異なる複数の
拡散領域を同一工程で形成することによって、拡散濃度
の異なる２ｍｍ域を形成する場合に従来法では７〜８工
程を要していたのが３〜５工程と工程数を半減すること
ができ、コストダウンによる産業上の効果が非常に大き
い。
分から不純物を導入し、単位面積当たり導入される不純
物量に差を設けることにより、拡散濃度の異なる複数の
拡散領域を同一工程で形成することによって、拡散濃度
の異なる２ｍｍ域を形成する場合に従来法では７〜８工
程を要していたのが３〜５工程と工程数を半減すること
ができ、コストダウンによる産業上の効果が非常に大き
い。
第１図＋ａｌ〜（ｄ）は本発明の一実施例の工程を順次
示す断面図、第２図（ａ）〜（ｈ）は従来の工程を順次
示す断面図、第３図（ａ）〜（旬は別の従来の工程を順
次示す断面図、第４図、第５図、第６図は本発明により
使用されるフォトマスクのパターンの平面図、第７図は
本発明の別の実施例の工程を順次示す断面図、第８図は
さらに別の実施例の工程を順次示す断面図、第９図は本
発明の実施されるＢｔ−ＣＭＯ３の断面図である。 １：シリコン基板、２二酸化膜、３ニレジスト、４：注
入イオン、５１．５２７不純物注入領域、６１゜６２：
拡散層、７１．７２＝不純物ドーピング領域。 第３図 第４図 第５図 第６図 イ″′ 第８図
示す断面図、第２図（ａ）〜（ｈ）は従来の工程を順次
示す断面図、第３図（ａ）〜（旬は別の従来の工程を順
次示す断面図、第４図、第５図、第６図は本発明により
使用されるフォトマスクのパターンの平面図、第７図は
本発明の別の実施例の工程を順次示す断面図、第８図は
さらに別の実施例の工程を順次示す断面図、第９図は本
発明の実施されるＢｔ−ＣＭＯ３の断面図である。 １：シリコン基板、２二酸化膜、３ニレジスト、４：注
入イオン、５１．５２７不純物注入領域、６１゜６２：
拡散層、７１．７２＝不純物ドーピング領域。 第３図 第４図 第５図 第６図 イ″′ 第８図
Claims (1)
- １）半導体素体の複数の選択的領域に表面から同一不純
物を導入し、熱処理を行って異なる不純物濃度の拡散層
を形成する際に、不純物を各領域の表面の均一に分散さ
れた部分領域から導入し、その場合導入される部分領域
の面積の合計の当該領域全面積に対する割合を形成すべ
き拡散層の不純物濃度に比例させることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743386A JPS63129618A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743386A JPS63129618A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129618A true JPS63129618A (ja) | 1988-06-02 |
Family
ID=17583492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27743386A Pending JPS63129618A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129618A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6224284B1 (en) | 1999-10-12 | 2001-05-01 | Dri Mark Products Incorporated | Metallic ink composition for wick type writing instruments |
| JP2005244217A (ja) * | 2004-02-24 | 2005-09-08 | Samsung Electronics Co Ltd | ドーピングマスク、これを用いた電荷転送イメージ素子の製造方法及び半導体素子の製造方法 |
| US7186623B2 (en) * | 2003-01-27 | 2007-03-06 | Renesas Technology Corp. | Integrated semiconductor device and method of manufacturing thereof |
| JP2010245242A (ja) * | 2009-04-06 | 2010-10-28 | Mitsubishi Electric Corp | 半導体レーザ装置、半導体レーザ装置の製造方法、および不純物拡散方法 |
-
1986
- 1986-11-20 JP JP27743386A patent/JPS63129618A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6224284B1 (en) | 1999-10-12 | 2001-05-01 | Dri Mark Products Incorporated | Metallic ink composition for wick type writing instruments |
| US7186623B2 (en) * | 2003-01-27 | 2007-03-06 | Renesas Technology Corp. | Integrated semiconductor device and method of manufacturing thereof |
| US7541248B2 (en) | 2003-01-27 | 2009-06-02 | Renesas Technology Corp. | Integrated semiconductor device and method of manufacturing thereof |
| JP2005244217A (ja) * | 2004-02-24 | 2005-09-08 | Samsung Electronics Co Ltd | ドーピングマスク、これを用いた電荷転送イメージ素子の製造方法及び半導体素子の製造方法 |
| JP2010245242A (ja) * | 2009-04-06 | 2010-10-28 | Mitsubishi Electric Corp | 半導体レーザ装置、半導体レーザ装置の製造方法、および不純物拡散方法 |
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