KR980011874A - 스터드 비트 라인 형성방법 - Google Patents
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Abstract
폴리 플러그 스터드 비트 라인의 콘택 저항 증가를 억제하기 위해, 폴리 플러그와 비트 라인 사이에 확산 방지층을 개재하여 비트 라인을 형성하는 방법이 개시되고 있다.
Description
본 발명은 비트 라인의 형성 방법에 관한 것으로, 특히 폴리 플러그와 비트 라인 사이에 확산 방지층이 형성된 비트 라인 형성 방법에 관한 것이다.
종래의 비트 라인은 기판의 활성영역과 직접 콘택하는 폴리 1000Å/텅스텐 실리사이드 1500Å의 구조를 갖고 있으며 도 1a 내지 도 1c에 나타나 있다.
도 1a에서, 소자 분리 산화막(3)이 형성된 기판(1) 상에 게이트 전극(5)이 형성되고 활성영역 사이의 게이트 전극은 패드층(7)에 의해 덮혀 있다. 다음 상기 패드층(7)을 노출시키는 컨택홀을 구비한 층간 절연막(9)이 결과물 전면에 형성되어 있다.
도 1b에서, 결과물 전면에 폴리실리콘층(11)과 텅스텐 실리사이드층(13)을 순차적으로 형성한 후 도 1c에서 보는 바와 같이 패터닝한다.
그런데, 위의 비트 라인 구조는 주변 영역과 셀 영역과의 단차가 크므로 이를 완화시키기 위해 폴리실리콘층에 에치백하여 폴리 플러그를 형성하는 공정을 사용한다. 이러한 방법이 도 2a 및 도 2b에 나타나 있다.
도 2a에서, 먼저 도 1a의 공정과 동일한 공정을 진행한 후, 결과물 전면에 폴리 실리콘을 데포하고 상기 폴리실리콘층을 에치백하여 폴리 플러그(31)을 형성한다.
도 2b에서, 결과물 전면에 텅스텐 실리사이드를 데포하고 패턴하여 비트라인인 텅스텐 실리사이드층(33)을 형성한다.
그러나 위의 방법은 실제 폴리의 도판트들의 흡수 면적이 증가하면서 도 1a 내지 도 1c의 공정에 비해 콘택저항이 약 5 내지 10정도 증가한다.
본 발명이 이루고자하는 기술적 과제는, 상기와 같은 콘택 저항 증가 문제를 해결하는 스터드 비트 라인 형성 방법을 제공함에 있다.
제1a도 내지 제1c도는 종래 기술에 따른 비트 라인의 제1형성 방법을 나타낸다.
제2a도 내지 제2b도는 종래 기술에 따른 비트 라인의 제2형성 방법을 나타낸다.
제3c도 및 제3b도는 본 발명에 따른 비트 라인의 형성 방법을 나타낸다.
상기 과제를 이루기 위하여 본 발명에 의한 스터드 비트 라인 형성 방법은, 기판 상에 게이트 전극을 형성하는 단계, 소자분리 산화막에 의해 한정되는 활성 영역 상에 형성된 게이트 전극 상면에만 패드층을 형성하는 단계, 패드층의 일부를 노출시키는 콘택홀을 구비하는 층간 절연층을 결과물 전면에 형성하는 단계, 상기 콘택홀을 채우도록 결과물 전면에 폴리 실리콘층을 데포하는 단계, 상기 폴리 실리콘층을 에치백하여 폴리 플러그를 형성하는 단계, 상기 폴리 플러그 상면에 확산 방지막을 형성하는 단계, 및 상기 확산 방지막 상면에 텅스텐 실리사이드층을 형성하는 단계를 구비함을 특징으로 한다.
상기 확산 방지막은 티타늄 니트라이드로 구성된다.
이하 본 발명을 첨부된 도면을 참조로 상세히 설명한다.
도 3a에서, 도 2a의 공정 단계 이후에 결과물 전면에 티타늄 니트라이드와 같은 확산 방지막(73)을 형성한다. 다음 상기 확산 방지막(73) 전면에 텅스텐 실리사이드(75)를 형성한다.
도 3b에서, 상기 확산 방지막과 텅스텐 실리사이드를 패턴화하여 스터드 비트 라인을 완성한다.
이상에서 본 발명은 특정의 실시예에 한해 설명되었으나, 본 발명은 이에 한정되지 않고 본 발명의 사상의 범위 내의 각종 변형이 가능함은 당업자에게 자명하다.
이상 설명된바와같이 본 발명에 따른 스터드비트라인 형성방법에 의하면 도 2a와 같이 폴리 실리콘층의 에치백을 실시하므로 셀과 주변 영역과의 단차를 완화시킬 수 있으며, 폴리 플러그(71)의 상면에 확산 방지막(73)을 형성하므로 폴리 실리콘의 도펀트의 확산에 의한 콘택 저항 증가를 막을 수 있다.
Claims (2)
- 기판 상에 게이트 전극을 형성하는 단계, 소자분리 산화막에 의해 한정되는 활성 영역 상에 형성된 게이트 전극 상면에만 패드층을 형성하는 단계, 패드층의 일부를 노출시키는 콘택홀을 구비하는 층간 절연층을 결과물 전면에 형성하는 단계, 상기 콘택홀을 채우도록 결과물 전면에 폴리 실리콘층을 데포하는 단계, 상기 폴리 실리콘층을 에치백하여 폴리 플러그를 형성하는 단계, 상기 폴리 플러그 상면에 확산 방지막을 형성하는 단계, 및 상기 확산 방지막 상면에 텅스텐 실리사이드층을 형성하는 단계를 구비함을 특징으로 하는 스터드 비트 라인 형성 방법.
- 제1항에 있어서, 상기 확산 방지막은 티타늄 니트라이드로 구성됨을 특징으로 하는 스터드 비트 라인 형성 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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Cited By (2)
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|---|---|---|---|---|
| KR100400321B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| KR20170009207A (ko) | 2015-07-16 | 2017-01-25 | 연세대학교 산학협력단 | 경구용 바이러스 백신 전달체 |
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1996
- 1996-07-19 KR KR1019960029366A patent/KR980011874A/ko not_active Application Discontinuation
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| KR20170009207A (ko) | 2015-07-16 | 2017-01-25 | 연세대학교 산학협력단 | 경구용 바이러스 백신 전달체 |
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