KR20060045265A - 반도체소자의 미세 패턴 형성방법 - Google Patents

반도체소자의 미세 패턴 형성방법 Download PDF

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Abstract

반도체소자의 미세 패턴 형성방법이 제공된다. 이 방법은 기판 상에 라인 공간(line and space) 형태의 포지티브 감광막 패턴을 구비한다. 상기 기판을 전면 노광하여 상기 포지티브 감광막 패턴 내부에 산을 발생시킨다. 상기 산이 발생된 포지티브 감광막 패턴의 공간(space) 패턴 영역에 네가티브 감광막 패턴을 형성한다. 상기 산이 발생된 포지티브 감광막 패턴의 계면에서 상기 네가티브 감광막 패턴 내부로 산을 확산시킨다. 이때, 상기 네가티브 감광막 패턴 영역 중 산이 확산 되지 않은 영역이 존재하도록 한다. 상기 기판을 현상하여 상기 기판 상에 라인 공간 형태의 산이 확산된 영역의 네가티브 감광막 패턴을 형성한다.
포지티브 감광막, 네가티브 감광막, 산 확산, 라인 공간 패턴, 피치

Description

반도체소자의 미세 패턴 형성방법{Method of fabricating fine pattern of semiconductor device}
도 1 내지 도 5는 본 발명의 실시예들에 따른 반도체소자의 미세 패턴 형성방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체소자의 미세 패턴 형성방법에 관한 것이다.
최근 반도체소자의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체소자의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 수식 1에서와 같다.
R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수
상기 감광막 패턴의 분해능(R)은 노광장치 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한 다.
여기서 상기 노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이다. 또는, 0.5㎛ 이하의 더 미세한 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248nm인 KrF 레이저나 193nm인 ArF 레이저를 광원으로 사용하는 노광장치를 이용할 수 있다. 이와 달리, 공정상의 방법으로 노광마스크(photo mask)를 위상반전 마스크(phase shift mask)를 사용하는 방법, 이미지콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 CEL(contrast enhancement layer) 방법, 두층의 감광막 사이에 SOG(spin on glass)등의 중간층을 개재시킨 삼층레지스트 (three layer resister) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
그러나 상기와 같은 방법들은 단층 감광막 방법에 비해 분해능이 향상되어 미세 패턴 형성이 가능하나, 소자의 고집적화에 한계가 있음은 물론 공정이 복잡하고, 재현성이 적어 공정수율 및 소자 동작의 신뢰성이 떨어진다.
따라서, 단층 감광막 방법을 이용하여 노광장치의 해상력 한계를 극복할 수 있는 공정방법에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 단층 감광막 방법을 이용하여 선행 노광장치의 해상력 한계를 극복하는 선폭의 패턴을 제작할 수 있는 반도체소자의 미세 패턴 형성방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 반도체소자의 미세 패턴 형성방법이 제공된다. 이 방법은 기판 상에 라인 공간(line and space) 형태의 포지티브 감광막 패턴을 형성하는 것을 포함한다. 상기 기판을 전면 노광하여 상기 포지티브 감광막 패턴 내부에 산을 발생시킨다. 상기 산이 발생된 포지티브 감광막 패턴의 공간(space) 패턴 영역에 네가티브 감광막 패턴을 형성한다. 상기 산이 발생된 포지티브 감광막 패턴의 계면에서 상기 네가티브 감광막 패턴 내부로 산을 확산시킨다. 이때, 상기 네가티브 감광막 패턴 영역 중 산이 확산 되지 않은 영역이 존재하도록 한다. 상기 기판을 현상하여 상기 기판 상에 라인 공간 형태의 산이 확산된 영역의 네가티브 감광막 패턴을 형성한다.
상기 라인 공간(line and space) 형태의 포지티브 감광막 패턴의 1 피치 영역 폭과 상기 라인 공간 형태의 산이 확산된 영역의 네가티브 감광막 패턴의 2 피치 영역 폭이 동일하게 형성하는 것이 바람직하다.
상기 전면 노광 시 노광 에너지 및 노광 시간에 따라 상기 발생된 산의 강도가 달라질 수 있다.
상기 산이 발생된 포지티브 감광막 패턴의 공간(space) 패턴 영역에 네가티브 감광막 패턴을 형성하는 것은, 상기 산이 발생된 포지티브 감광막 패턴을 갖는 기판 상에 네가티브 감광막을 형성하는 것을 포함할 수 있다. 이어, 상기 네가티브 감광막을 갖는 기판을 CMP(chemical mechanical polishing) 또는 프레스(press) 공 정을 통해 네가티브 감광막 패턴을 형성할 수 있다.
상기 산이 발생된 포지티브 감광막 패턴과 상기 네가티브 감광막 패턴의 높이를 동일하게 형성하는 것이 바람직하다.
상기 산이 발생된 포지티브 감광막 패턴의 계면에서 상기 네가티브 감광막 패턴 내부로 산을 확산시키는 것은, 상기 네가티브 감광막 패턴을 갖는 기판을 베이킹(baking)하여 확산시킬 수 있다. 상기 베이킹의 온도 및 시간에 의해 상기 확산 영역이 조절될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 반도체소자의 미세 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 포지티브 감광막을 형성한다. 상기 포지티브 감광막을 패터닝하여 라인 공간(line and space) 형태의 포지티브 감광막 패턴(15)을 형성한다. 상기 포지티브 감광막 패턴(15)은 'L1' 폭의 라인 패턴과 'S1' 폭의 공간 패턴을 갖는다. 본실시예에서는, 상기 라인 공간 패턴을 라인 영역 폭(L1)에 비해 공간 영역(S1)이 3배 넓게 형성할 수 있다.
도 2를 참조하면, 상기 포지티브 감광막 패턴(15)을 갖는 반도체기판을 전면 노광하여 상기 포지티브 감광막 패턴(15) 내부에 산을 발생시킨다. 그 결과, 산이 발생된 포지티브 감광막 패턴(15a)이 형성된다. 상기 포지티브 감광막 패턴(15)은 상기 전면 노광에 의하여 에너지를 받으면 레진(resin)이 분해되어 산을 발생시킨다. 상기 전면 노광 시 노광 에너지 및 노광 시간에 따라 상기 발생된 산의 강도가 달라질 수 있다.
도 3을 참조하면, 상기 산이 발생된 포지티브 감광막 패턴(15a)을 갖는 반도체기판 상에 네가티브 감광막을 형성한다. 상기 네가티브 감광막을 갖는 반도체기판을 CMP(chemical mechanical polishing) 공정을 통해 상기 산이 발생된 포지티브 감광막 패턴(15a)을 노출시킨다. 그 결과, 상기 네가티브 감광막 패턴(20)이 형성된다. 상기 네가티브 감광막 패턴(20)은 상기 산이 발생된 포지티브 감광막 패턴(15a)의 공간 패턴 영역에 형성되게 된다. 상기 산이 발생된 포지티브 감광막 패턴(15a)과 상기 네가티브 감광막 패턴(20)의 높이가 동일하게 형성되는 것이 바람직하다. 또는 이와 달리, 상기 네가티브 감광막을 갖는 반도체기판을 프레스(press) 시켜 네가티브 감광막 패턴(20)을 형성할 수 도 있다.
도 4를 참조하면, 상기 네가티브 감광막 패턴(20)을 갖는 반도체기판을 베이킹(baking) 시킨다. 그 결과, 상기 산이 발생된 포지티브 감광막 패턴(15a)과 상기 네가티브 감광막 패턴(20)의 경계에서 산 확산(D)이 발생하여 상기 네가티브 감광막 패턴(20) 내부에 산이 확산된 영역의 네가티브 감광막 패턴(25)이 형성된다. 이 때, 상기 네가티브 감광막 패턴(20) 영역 중에 산이 확산되지 않은 영역 폭(S2)이 존재하도록 한다. 상기 베이킹의 온도 및 시간에 따라 상기 산 확산(D) 영역 폭(L2)이 결정된다. 본 실시예에서는 상기 베이킹을 조절하여 상기 산 확산(D) 영역 폭(L2)을 상기 산이 발생된 포지티브 감광막 패턴(15a)의 라인 패턴 폭(L1)과 동일하게 형성할 수 있다. 그 결과, 상기 산이 확산되지 않은 영역 폭(S2) 또한 상기 산이 발생된 포지티브 감광막 패턴(15a)의 라인 패턴 폭(L1)과 같아질 수 있다.
도 5를 참조하면, 상기 반도체기판(10)을 현상한다. 그 결과, 감광막 특성에 따라 상기 산이 발생된 포지티브 감광막 패턴(15a)은 노광된 부분이므로 상기 현상 공정에 의해 제거되며 상기 산이 확산되지 않은 네가티브 감광막 패턴(20)은 노광되지 않은 영역이므로 상기 현상 공정에 의해 동시에 제거된다. 따라서, 상기 반도체기판(10) 상에 상기 산이 확산된 영역의 네가티브 감광막 패턴(25)이 라인 공간 형태의 패턴으로 존재하게 된다. 결과적으로, 상기 산이 확산된 영역의 네가티브 감광막 패턴(25)의 2 피치(pitch) 영역 폭과 도 1에서 나타낸 상기 포지티브 감광막 패턴(15)의 1 피치(pitch) 영역 폭이 동일하게 형성된다. 본실시예에서는, 1대 1 라인 공간 패턴의 상기 산이 확산된 영역의 네가티브 감광막 패턴(25)이 형성될 수 있다. 따라서, 노광장치의 해상력 한계에 의해 패터닝이 불가능했던 선폭에 대하여 상기와 같이 피치를 더블링(doubling) 시키는 방법을 이용하여 미세 패턴을 형성할 수 있게 된다.
상기와 같이 이루어진 본 발명에 의하면, 포지티브 감광막과 네가티브 감광 막의 특성 및 산 확산 공정을 이용하여 노광장치의 해상력 한계를 극복하는 단층 감광막 패턴을 형성할 수 있게 된다. 따라서, 선행 노광장비의 투자비용을 감소시킬 수 있으며, 미세 패턴을 안정적으로 형성할 수 있어 이로 인한 소자 개발 및 생산 수율의 향상을 가져올 수 있게 된다.

Claims (7)

  1. 기판 상에 라인 공간(line and space) 형태의 포지티브 감광막 패턴을 형성하고,
    상기 기판을 전면 노광하여 상기 포지티브 감광막 패턴 내부에 산을 발생시키고,
    상기 산이 발생된 포지티브 감광막 패턴의 공간(space) 패턴 영역에 네가티브 감광막 패턴을 형성하고,
    상기 산이 발생된 포지티브 감광막 패턴의 계면에서 상기 네가티브 감광막 패턴 내부로 산을 확산시키되, 상기 네가티브 감광막 패턴 영역 중 산이 확산 되지 않은 영역이 존재하도록 하고,
    상기 기판을 현상하여 상기 기판 상에 라인 공간 형태의 산이 확산된 영역의 네가티브 감광막 패턴을 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 라인 공간(line and space) 형태의 포지티브 감광막 패턴의 1 피치 영역 폭과 상기 라인 공간 형태의 산이 확산된 영역의 네가티브 감광막 패턴의 2 피치 영역 폭이 동일한 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 전면 노광 시 노광 에너지 및 노광 시간에 따라 상기 발생된 산의 강도가 달라지는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 산이 발생된 포지티브 감광막 패턴의 공간(space) 패턴 영역에 네가티브 감광막 패턴을 형성하는 것은,
    상기 산이 발생된 포지티브 감광막 패턴을 갖는 기판 상에 네가티브 감광막을 형성하고,
    상기 네가티브 감광막을 갖는 기판을 CMP 또는 프레스(press) 공정을 통해 네가티브 감광막 패턴을 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 산이 발생된 포지티브 감광막 패턴과 상기 네가티브 감광막 패턴의 높이를 동일하게 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 산이 발생된 포지티브 감광막 패턴의 계면에서 상기 네가티브 감광막 패턴 내부로 산을 확산시키는 것은,
    상기 네가티브 감광막 패턴을 갖는 기판을 베이킹(baking)하여 확산시키는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
  7. 제 6항에 있어서,
    상기 베이킹의 온도 및 시간에 의해 상기 확산 영역이 조절되는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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