DE10339988B4 - Verfahren zur Herstellung einer antireflektierenden Schicht - Google Patents

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Abstract

Verfahren zur Herstellung einer antireflektierenden Schicht, wobei das Verfahren umfasst:
Bilden einer zu strukturierenden Materialschicht (204) über einem Substrat (201);
Bilden einer amorphen Kohlenstoffschicht (205) mit einer ersten Dicke über der Materialschicht (204);
Bilden einer Siliziumdioxidschicht (206) mit einer zweiten Dicke (206b) im Bereich von 5 bis 50 nm bei einer Temperatur von 370°C oder weniger durch plasmaunterstützte chemische Dampfabscheidung mit TEOS als Vorstufenmaterial auf der amorphen Kohlenstoffschicht (205),
wobei die erste und die zweite Dicke so gewählt werden, dass eine Reflektivität bei einer spezifizierten Belichtungswellenlänge erzeugt wird, die 2% oder weniger beträgt.

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung kleiner Schaltungselemente, etwa einer Gateelektrode eines Feldeffekttransistors, auf einem Substrat mittels moderner Schrumpfätzverfahren, die fortgeschrittene Maskentechniken erfordern, wobei die Abmessungen der Schaltungselemente deutlich kleiner als das Auflösungsvermögen der beteiligten lithographischen Technik sind.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Die Tendenz vergangener Jahre, die Strukturgrößen von Schaltungselementen in integrierten Schaltungen ständig zu reduzieren, wird sich auch in der nahen Zukunft fortsetzen, wobei reproduzierbare und stabile Prozesse zu entwickeln sind, die die Herstellung einer großen Anzahl integrierter Schaltungen in einer kosteneffizienten Weise ermöglichen. Gegenwärtig enthalten modernste integrierte Schaltungen, die als Massenprodukte verfügbar sind, Elemente mit Abmessungen, die deutlich unterhalb des optischen Auflösungsvermögens der Lithographievorrichtung liegen, die zum Übertragen eines Musters von einer Maske in eine auf einem Substrat gebildete Materialschicht verwendet wird. Minimale Abmessungen von Schaltungselementen betragen gegenwärtig 100 nm und weniger, wobei die Wellenlänge der zur optischen Übertragung von Mustern von der Maske auf die Substratoberfläche verwendeten Strahlung im tiefen ultravioletten Bereich, beispielsweise bei 248 nm und in jüngst entwickelten Techniken bei ungefähr 193 nm liegt. In diesem Wellenlängenbereich ist die Absorption der optisch durchlässigen Elemente, etwa der Linsen, beträchtlich und steigt bei einer weiteren Reduzierung der Wellenlänge deutlich an. Daher ist ein bloßes Verringern der Wellenlänge der Lichtquelle für Lithographievorrichtungen nicht eine naheliegende Entwicklung und kann nicht in einfacher Weise in die Massenproduktion von Schaltungselementen mit Strukturgrößen von 50 nm und darunter implementiert werden. Daher sind moderne Schrumpfprozesse erforderlich, um die endgültig gewünschte Abmessung aus der minimalen Abmessung zu gewinnen, die mit Lackstrukturelementen mittels Lithographie erreicht werden können.
  • Daher ist das Gesamtauflösungsvermögen für das zuverlässige Übertragen von Schaltungsmustern von einer Maske auf ein Substrat einerseits durch die intrinsische optische Auflösung der photolithographischen Vorrichtung, die Eigenschaften der in dem photolithographischen Strukturierungsvorgang beteiligten Materialien, etwa dem Photolack und antireflektierenden Beschichtungen (ARC), die vorgesehen sind, um die nachteilige Streuung und die Wirkungen der stehenden Wellen in dem Photolack zu minimieren, und zum anderen durch Abscheide- und Ätzverfahren, die bei der Herstellung der Lackschicht und der ARC-Schicht und beim Ätzen dieser Schichten nach der Belichtung beteiligt sind, bestimmt. Insbesondere das äußerst nicht lineare Verhalten des Photolacks ermöglicht es in Kombination mit modernen ARC-Schichten und Lithographiemaskentechniken, Lackmuster herzustellen mit Abmessungen, die deutlich unterhalb des intrinsischen optischen Auflösungsvermögens der Photolithographievorrichtung liegen. Ferner wird ein weiterer der Lithographie nachgeschalteter Schrumpfätzprozess angewendet, um die Strukturgröße des Lackmusters weiter zu reduzieren, das als eine Ätzmaske in nachfolgenden anistropen Ätzschritten zum Übertragen des Lackmusters in die darunter liegende Materialschicht dient. Somit ermöglicht es dieser Lackschrumpfprozess, die kritische Abmessung der Gateelektrode auf eine Größe zu reduzieren, die deutlich unterhalb der Wellenlänge der Photolithographie liegt.
  • Es ist jedoch von höchster Bedeutung, den Lackschrumpfprozess präzise zu steuern, um somit eine genau definierte Maske für den nachfolgenden anisotropen Ätzprozess zur Strukturierung des Gateschichtstapels zu bilden, da eine Variation der Gatelänge sich unmittelbar als eine entsprechende Variation der Arbeitsgeschwindigkeit des fertiggestellten Bauteils auswirkt. Da die ständige Reduzierung der Bauteile es erfordert, das Konzept des Lackschrumpfens immer weiter auszudehnen, um die gewünschte reduzierte kritische Abmessung für eine gegebene Belichtungswellenlänge zu erreichen, muss die Photolackschichtdicke dem erhöhten Lackmaterialabtrag während des Schrumpfprozesses angepasst werden, wodurch die optischen Eigenschaften des Schichtstapels, der sich aus dem Lack und der darunter liegenden antireflektierenden Beschichtung (ARC) zusammensetzt, deutlich beeinträchtigt wird. Insbesondere die Reflektivität der unten liegenden ARC-Schicht beeinflusst deutlich die Linienbreite nach der Lithographie und ruft Schwankungen hervor, die nicht in effizienter Weise durch den nachfolgenden Schrumpfprozess innerhalb der eng gesteckten Prozesstoleranzen, die durch die Entwurfsregeln vorgegeben sind, kompensiert werden kann.
  • Aus diesem Grunde wurde in jüngerer Vergangenheit eine Prozesstechnik entwickelt, die die Bildung einer amorphen Kohlenstoffschicht in Kombination mit einer dielektrischen Deckschicht als eine unten liegende ARC vorschlägt, wodurch eine deutlich verbesserte Steuerung der Reflektivität gegeben ist. Ferner kann der Kohlenstoff/Deck-Schichtstapel in einfacher Weise entsprechend dem geschrumpften Lackstrukturelement mit einer reduzierten Photolackdicke strukturiert werden, wodurch ein massives Maskenelement bzw. ein Hartmaskenelement in dem Kohlenstoff/Deck-Schichtstapel gebildet wird, das zum Ätzen der Polysiliziumschicht dient.
  • Mit Bezug zu den 1a bis 1c wird nunmehr ein typischer konventioneller Prozessablauf zur Herstellung einer Gateelektrode eines Feldeffekttransistors auf der Grundlage eines Kohlenstoff/Deck-Schichtstapels detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauteils 100 vor dem Strukturieren einer Materialschicht auf der Grundlage modernster Photolithographie unter Anwendung einer Wellenlänge von 248 nm oder 193 nm und auf der Grundlage eines modernen Ätzprozesses mittels einer Hartmaske, die wiederum mittels einem Photolackmaskenstrukturelement strukturiert ist, das durch einen entsprechenden Lackschrumpfprozess geschrumpft wird.
  • Das Halbleiterbauelement 100 umfasst ein Substrat 101, beispielsweise ein Siliziumsubstrat oder SOI (Silizium auf Isolator) Substart mit einer darauf ausgebildeten Materialschicht, die zu strukturieren ist, etwa einem Gateschichtstapel 102 mit einer Gateisolationsschicht 103 und einer Polysiliziumschicht 104. Eine amorphe Kohlenstoffschicht 105 ist auf der Polysiliziumschicht 104 ausgebildet, gefolgt von einer Deckschicht 106, die konventioneller Weise aus Siliziumdioxid, Siliziumoxynitrid, stickstofffreien dielektrischen Schichten und dergleichen, aufgebaut ist, wobei Siliziumoxynitrid verwendet werden kann auf Grund der Eigenschaft, die optischen Eigenschaften davon durch Variieren des Sauerstoff/Stickstoffverhältnisses einstellen zu können. Die amorphe Kohlenstoffschicht 105 und die Deckschicht 106 sind so gestaltet, dass diese in Kombination als eine effiziente antireflektierende Beschichtung für die spezifizierte Belichtungswellenlänge und für die Art des verwendeten Photolacks dienen. Wie zuvor erläutert ist, kann die Reflektivität einer antireflektierenden Beschichtung während der Strukturierung einer Polysiliziumschicht die Genauigkeit des Lackschrumpfprozesses merklich beeinflussen, wodurch auch die schließlich erhaltene Gatelänge des Polysiliziumstrukturelements beeinflusst wird. Für eine Gatelänge von 50 nm oder weniger ist eine Abweichung von weniger als 1 nm erforderlich, um die Bauteilspezifikation zu erfüllen. Somit ist ein hohes Maß an Gleichförmigkeit der Reflektivität, die von der durch die Schichten 106 und 105 gebildeten antireflektierenden Beschichtung über das gesamte Substrat 101 hinweg sowie von Substrat zu Substrat geliefert wird, erforderlich, um die Schwankungen der Größe eines Photolackmaskenstrukturelements 107 mit einer anfänglichen lateralen Größe 108 und einer anfänglichen Höhe 109 zu reduzieren.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a dargestellt ist, kann die folgenden Prozesse umfassen. Zunächst wird der Gateschichtstapel 102 gebildet, wobei die Gateisolationsschicht 103 mittels fortschrittlicher Oxidations- und/oder Abscheideprozesse gebildet wird, um die erforderliche Dicke und Materialzusammensetzung für ein Gatedielektrikum zu erhalten. Nachfolgend wird die Polysiliziumschicht 104 mittels chemischer Dampfabscheidung bei geringem Druck (LPCVD) entsprechend gut etablierter Prozessrezepte abgeschieden. Danach wird die amorphe Kohlenstoffschicht 105 mittels plasmaunterstützer CVD aus geeigneten Vorstufenmaterialien abgeschieden, wobei eine Dicke der Schicht 105 in Hinblick auf ihre optischen Eigenschaften sowie in Hinblick auf ihre Ätzselektivität während eines nachfolgenden anisotropen Ätzprozesses zum Strukturieren der Polysiliziumschicht 104 eingestellt wird. Als nächstes wird die Deckschicht 106, die beispielsweise Siliziumoxynitrid aufweist, durch PECVD abgeschieden, wobei die Dicke und die Materialzusammensetzung der Deckschicht 106 so gewählt werden, um die erforderliche Phasenverschiebung der spezifizierten Belichtungswellenlänge zu bewerkstelligen, wodurch in Verbindung mit der amorphen Kohlenstoffschicht 105 die Rückreflexion der belichtenden Strahlung während der lithographischen Belichtung reduziert werden. Danach wird eine Schicht Photolack abgeschieden, dessen Eigenschaften an die spezifizierte Belichtungswellenlänge, die während der Lithographie verwendet wird, angepasst sind, wobei eine Dicke der Lackschicht im Wesentlichen der anfänglichen Höhe 109 des Lackmaskenstrukturelements 107 entspricht mit Ausnahme eines gewissen Maßes an Schrumpfung während etwaiger der Belichtung vor und nachgeschalteter Ausbackprozesse. Um ein hohes Auflösungsvermögens des Lithographieprozesses in Hinblick auf eine gegebene Fokustiefe zu erreichen, ist es notwendig, die Lackschicht mit einer Dicke von ungefähr 100 bis 300 nm – abhängig von der angewendeten Belichtungswellenlänge – vorzusehen. Die Größenreduzierung des Lackmaskenstrukturelements 107A, das in gestrichelten Linien dargestellt ist, nach der Belichtung und Entwicklung der Lackschicht von einer anfänglichen lateralen Größe 108 auf eine gewünschte endgültige laterale Größe 108A ist jedoch auch mit einer entsprechenden Reduzierung der anfänglichen Höhe 109 auf eine endgültige Höhe 109A begleitet. Die endgültige Höhe 109A kann unter Umständen nicht ausreichend sein, um als eine Ätzmaske zur Strukturierung der Polysiliziumschicht 104 direkt zu dienen, was einen typischen Prozessablauf für Halbleiterbauelemente darstellt, die eine Gatelänge in der Größenordnung von ungefähr 80 bis 100 nm erfordern. Aus diesem Grunde ist die amorphe Kohlenstoffschicht 105 vorgesehen und kann in einfacher Weise durch eine reaktive Ionenätzung strukturiert werden, wobei die endgültige Höhe 109A des Lackmaskenstrukturelements 107 nach der Durchführung eines Lackschrumpfprozesses, das zu dem größenreduzierten Lackmaskenstrukturelement 107A führt, ausreichend ist, um eine zuverlässige Strukturierung der amorphen Kohlenstoffschicht 105 und der Deckschicht 106 zu ermöglichen. Die Deckschicht 106 ist notwendig, um im Wesentlichen einen direkten Kontakt der Lackschicht mit der darunter liegenden amorphen Kohlenstoffschicht 105 zu vermeiden, woraus ansonsten sich eine Lackvergiftung und eine erhöhte Defektrate des schließlich erhaltenen Polysiliziumstrukturelements ergeben könnte. Der Grund kann in einer chemischen Reaktion zwischen dem Kohlenstoff und dem Photolack an der entsprechenden Grenzfläche sein, wobei möglicherweise die optischen Eigenschaften des Photolacks geändert und damit unzureichend entwickelte Lackbereiche hervorgerufen werden, die dann in die Polysiliziumleitung 104 abgebildet werden könnten.
  • 1b zeigt schematisch das Halbleiterbauelement 100 nach Beendigung des Lackschrumpfprozesses und der nachfolgenden reaktiven Ionenätzung, um mittels dem größenreduzierten Lackmaskenstrukturelement 107A eine Hartmaske zu bilden, die aus dem Rest 105A der Kohlenstoffschicht 105 und dem Rest 106A der Deckschicht 106 aufgebaut ist. Danach wird das größenreduzierte Lackmaskenstrukturelement 107A vor dem anisotropen Ätzen der Polysiliziumschicht 104 entfernt, wobei der Rest der dünnen Deckschicht 106A ebenfalls aufgebraucht wird, während der amorphe Kohlenstoffschichtrest 105A für die erforderliche Ätzselektivität sorgt und das Übertragen der lateralen Abmessung 108A in die Polysiliziumschicht 104 ermöglicht.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach Beendigung des anisotropen Ätzprozesses, wodurch ein Polysiliziumstrukturelement 104A gebildet wird, das im Wesentlichen die laterale Größe 108A aufweist. Obwohl der oben dargestellte Prozessablauf die Herstellung von Polysiliziumstrukturelemente 104A ermöglicht, die eine laterale Größe 108A von 50 nm und weniger aufweisen, stellt sich heraus, dass eine moderat hohe Defektrate der Polysiliziumstrukturelemente 104A beobachtet wird. Entsprechend ausgeführte Untersuchungen scheinen anzudeuten, dass die Defektrate mit der Art der Deckschicht 106, die zum Definieren der Harzmaske 105A verwendet wird, korreliert ist. Beispielsweise zeigt eine Deckschicht 106, die Siliziumoxynitrid aufweist, eine beträchtliche Defektrate, wodurch sich der Herstellungsprozess als unzuverlässig erweist, während das Vorsehen einer Deckschicht 106 in Form einer Siliziumdioxidschicht die Möglichkeit birgt, die Defektrate zu reduzieren, wobei ein entsprechender konventioneller Abscheideprozess jedoch nicht in zuverlässiger Weise in Übereinstimmung mit gegenwärtig verfügbaren Prozessrezepten steuerbar ist.
  • Angesichts der zuvor erkannten Probleme besteht daher ein Bedarf für einen verbesserten Prozess zur Herstellung einer Deckschicht zum Strukturieren von Polysiliziumstrukturelementen mittels einer Kohlenstoffhartmaske, wobei eine Defektrate reduziert und die Prozesszuverlässigkeit verbessert ist.
  • JP 08148569A offenbart eine Halbleitervorrichtung mit einer amorphen Kohlenstoffschicht als Deckschicht, die die Eigenschaften von darunter liegenden Strukturen schützen soll.
  • US 6,028,014 beschreibt eine Vorrichtung und ein Verfahren zur Bildung einer Siliziumdioxidschicht auf Halbleitern unter Verwendung eines Sauerstoffplasmas und TEOS.
  • US 6,066,577 beschreibt ein Verfahren zur Verbesserung des Widerstandes eines Metalls gegen Korrosion, wenn es Fluor ausgesetzt ist. Dies wird erreicht durch eine Siliziumdioxidbarrierenschicht zwischen dem Isolatormaterial und dem Metall.
  • US 5,681,425 beschreibt eine TEOS-Plasmaschutztechnologie, worin das TEOS-Plasma die Oberfläche einer Oxidschicht schützt.
  • US 5,998,100 beschreibt ein Herstellungsverfahren, das eine Mehrfachschicht als Antireflexionsschicht verwendet. Die Antireflexionsschicht wird als Oxid/Kohlenstoffkomplexschicht mit dazwischenliegender Siliziumnitridtrennschicht ausgebildet.
  • US 5,462,898 beschreibt Verfahren zur Passivierung von Siliziumvorrichtungen bei niedrigen Temperaturen, um eine niedrige Schnittstellenzustandsdichte und eine niedrige Rekombinationsgeschwindigkeit zu erreichen, während die Trägerlebenszeit erhalten bleibt. Es wird offenbart, wie Siliziumoxidschichten bei 250°C abgeschieden werden.
  • US 2001/0045655A1 offenbart eine Halbleitervorrichtung und dessen Herstellung, worin amorphe Kohlenstoffschichten und Siliziumoxidschichten verwendet werden.
  • US 2002/0086509A1 beschreibt die Herstellung einer Kontaktfläche auf einer Halbleitervorrichtung.
  • Die Offenlegungsschrift DE 43 20 033 A1 offenbart ein Verfahren zur Bildung eines Metallmusters bei der Herstellung einer Halbleitereinrichtung. Zur Strukturierung der Halbleitereinrichtung wird eine poröse Antireflektionsschicht verwendet.
  • ÜBERBLICK OBER DIE ERFINDUNG
  • Im Allgemeinen richtet sich die vorliegende Erfindung an ein Verfahren zur Herstellung einer Siliziumdioxiddeckschicht auf einer amorphen Kohlenstoffhartmaskenschicht zum Strukturieren eines Polysiliziumstrukturelements. Ohne die vorliegende Erfindung auf die folgende Erläuterung einschränken zu wollen, wird angenommen, dass das Vorsehen einer Siliziumdioxidschicht, die mittels plasmaunterstützter chemischer Dampfabscheidung bei Temperaturen von 370°C und weniger gebildet wird, die Defektrate der schließlich erhaltenen Polysiliziumstrukturelemente deutlich reduzieren kann. Basierend auf dieser Erkenntnis ist der plasmaunterstüzte CVD-Prozess zur Herstellung einer Siliziumdioxidschicht so gestaltet, um eine zuverlässige Steuerung einer Dicke der Siliziumdioxidschicht innerhalb eines Bereiches von 5 bis 50 nm zu ermöglichen, wie dies zur Bereitstellung der gewünschten optischen Eigenschaften in Kombination mit der darunter liegenden amorphen Kohlenstoffschicht erforderlich ist. Da typischerweise ein plasmaunterstütztes CVD-Prozess auf Basis von TEOS eine erhöhte Abscheiderate bei geringeren Temperaturen zeigt, die erfindungsgemäß zur Reduzierung der Defektrate erforderlich sind, wird in einigen Ausführungsformen der Abscheideprozess so gesteuert, um eine reduzierte Abscheiderate hervorzurufen, um damit eine zuverlässige Steuerung der Schichtdicke zu ermöglichen, wodurch die geforderten optischen Eigenschaften des Siliziumdioxid/amorphen Kohlenstoffschicht-Stapels sichergestellt sind.
  • Entsprechend diesen Prinzipien wird ein erfinderisches Verfahren gemäß Anspruch 1 bereitgestellt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
  • 1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Herstellungsstadien zur Bildung eines Polysiliziumlinienelements mittels einer amorphen Kohlenstoffhartmaske gemäß einem konventionellen Prozessablauf; und
  • 2a bis 2e schematisch Querschnittsansichten einer Halbleiterstruktur während diverser Herstellungsphasen zum Strukturieren einer Polysiliziumschicht mittels einer Kohlenstoffhartmaske unter Verwendung einer Siliziumdioxiddeckschicht, die bei geringer Temperatur gebildet ist, gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen offenbarten anschaulichen Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Mit Bezug zu den 2a bis 2c werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • In 2a umfasst eine Halbleiterstruktur 200 ein Substrat 201, beispielsweise ein Siliziumsubstrat, ein SOI (Silizium auf Isolator) Substrat oder ein anderes geeignetes Substrat mit einer darauf ausgebildeten Halbleiterschicht, die zur Herstellung für Schaltungselemente geeignet ist. Eine Materialschicht 204, die gemäß spezifizierter Entwurfsregeln zu strukturieren ist, ist über dem Substrat 201 gebildet, wobei die Materialschicht 204 ein Teil eines Schichtstapels 202 sein kann. Beispielsweise kann der Schichtstapel 202 einen Gateschichtstapel mit einer Gateisolationsschicht 203 und der Materialschicht 204 in Form einer Polysiliziumschicht repräsentieren. Der Schichtstapel 202 kann jedoch beliebige andere geeignete Materialschichten aufweisen, die für die Herstellung von Schaltungselementen gegenwärtiger und zukünftiger Bauteilgenerationen erforderlich sind. Eine Kohlenstoffschicht 205, die im Wesentlichen aus amorphen Kohlenstoff aufgebaut ist, ist über dem Schichtstapel 202 angeordnet, wobei eine Dicke der Kohlenstoffschicht 205 in Hinblick auf eine Ätzselektivität zu der darunter liegenden Materialschicht 204 gewählt wird, die in einem nachfolgenden anisotropen Ätzprozess zur Herstellung von Schaltungselementen zu strukturieren ist, etwa von Gateelektroden für modernste Feldeffekttransistoren mit einer Gatelänge von weniger als 80 nm und insbesondere von weniger als 50 nm. Beispielsweise kann der betrachtete anisotrope Ätzprozess eine Ätzselektivität der Kohlenstoffschicht 205 zu der Polysiliziumschicht 204 von ungefähr 1:10 oder weniger definieren, so dass eine Dicke der Kohlenstoffschicht 205 zu ungefähr 30 bis 50% der Dicke der Polysiliziumschicht 204 gewählt wird, um eine ausreichende Sicherheitsgrenze zu gewährleisten.
  • Ein typischer Prozessablauf zur Herstellung der Halbleiterstruktur 200, wie sie in 2a gezeigt ist, kann Prozesse enthalten, wie sie zuvor mit Bezug zu 1a beschrieben sind, und daher wird eine detaillierte Beschreibung davon hier weggelassen. Es sollte jedoch in diesem Zusammenhang angemerkt werden, dass die Kohlenstoffschicht 205 durch plasmaunterstützte CVD mit einer geeigneten Abscheideanlage hergestellt werden kann. Beispielsweise kann in einer Ausführungsform die Kohlenstoffschicht 205 mit einer Abscheideanlage gebildet werden, die von Applied Materials unter dem Handelsnamen Producer oder DXZ erhältlich ist.
  • 2b zeigt schematisch die Halbleiterstruktur 200 in einem fortgeschrittenen Herstellungsstadium. Die Halbleiterstruktur 200 ist der Einwirkung einer Gasumgebung 220 ausgesetzt, die in der gleichen Abscheideanlage erzeugt werden kann, die zuvor für die Herstellung der Kohlenstoffschicht 205 verwendet wurde, oder es kann eine andere geeignete Abscheideanlage verwendet werden. In Hinblick auf die Anlagenausnutzung und den Durchsatz kann in einer speziellen Ausführungsform die oben spezifizierte Abscheideanlage von Applied Materials eingesetzt werden. Die gasförmige Umgebung 220 kann durch einen spezifizierten Druck im Bereich von ungefähr 600 Pa bis 867 Pa (4.5 Torr bis 6.5 Torr), beispielsweise ungefähr 733 Pa (5.5 Torr) definiert sein. Ferner kann ein inertes Trägergas, etwa Helium, und eine reaktive Komponente, etwa Sauerstoff, der gasförmigen Umgebung 220 zugeführt werden, um eine geeignete Gasmischung und Konzentration über der Kohlenstoffschicht 205 bereitzustellen. In einer speziellen Ausführungsform werden das Trägergas und der Sauerstoff mit im Wesentlichen ähnlichen Durchflussraten zugeführt, wobei der Wert – abhängig von den Gegebenheiten der Abscheideanlage – im Bereich von 2500 sccm bis 3500 sccm, beispielsweise bei ungefähr 3000 sccm liegen kann. Gleichzeitig wird flüssiges TEOS (Tetraethyl-Ortho-Silikat) mittels eines entsprechenden Flüssigkeitsinjektionssystems zugeführt, wie es typischerweise in konventionellen PECVD-Anlagen enthalten ist. Eine typische Zufuhrrate des TEOS kann im Bereich liegen – abhängig von den geometrischen Eigenheiten der Abscheideanlage – von ungefähr 400 mg/Minute bis 600 mg/Minute, beispielsweise ungefähr 500 mg/Minute. Während der Einwirkung der gasförmigen Umgebung 220 auf die Halbleiterstruktur 200 wird das Substrat 201 auf einer im Wesentlichen konstanten Temperatur gehalten, die gleich oder kleiner als 370°C ist, und in einer speziellen Ausführungsform kann das Substrat 301 auf einer Temperatur von ungefähr 280°C bis 330° gehalten werden; z. B. kann das Substrat 201 auf ungefähr 300° gehalten werden. Die gasförmige Umgebung 220 wird so erzeugt, um die Halbleiterstruktur 200 für eine nachfolgende Siliziumdioxidabscheidung bei geringer Temperatur „vorzubereiten", in der die Abscheiderate ausreichend reduziert ist, um die Steuerung der Dicke und damit der optischen Eigenschaften der schließlich erhaltenen Siliziumdioxidschicht zu ermöglichen.
  • In speziellen Ausführungsformen der vorliegenden Erfindung kann der Erzeugung der gasförmigen Umgebung 220 ein oder mehrere Stabilisierungsschritte vorausgehen, um das Substrat 201 auf die gewünschte Temperatur zu bringen, ohne dass ein deutlicher Gasdurchfluss vorhanden ist, oder ohne Pumpen zum Reduzieren des Umgebungsdruckes, der um das Substrat 201 herum vorherrscht. Ferner kann der Abstand des Substrats 201 in Bezug auf einen Sprühkopf, der Trägergase und reaktive Gase während der Abscheidung liefert, auf einen gewünschten Wert, wie er während des eigentlichen Abscheideschrittes benutzt wird, eingestellt werden. Des weiteren kann dann ein Trägergas, etwa Helium, eingeführt werden und nachfolgend kann ebenso Sauerstoff der gasförmigen Umgebung zugeführt werden, während der Druck auf einen Bereich von ungefähr weniger als 10 Torr eingestellt wird, aber dennoch deutlich höher als der Druck während des eigentlichen Abscheideschritts.
  • In einem weiteren Stabilisierungsschritt kann der Druck auf den eigentlichen Abscheidedruck abgesenkt werden, während eine erhöhte Menge an flüssigem TEOS, beispielsweise im Bereich von ungefähr 700 mg/Minute (mg/m), der gasförmigen Umgebung 220 zugeführt wird, um die Oberfläche des Substrats 201 und die gasförmige Umgebung 220 mit gasförmigen TEOS zu „fluten". Anschließend kann ein Anpassungsschritt so ausgeführt werden, um die TEOS-Zufuhrrate auf die eigentliche Zufuhrrate während der Abscheidung einzustellen, wie sie oben spezifiziert ist, um damit die Umgebung 220 für eine geeignet geringe Siliziumdioxidabscheiderate „vorzubereiten".
  • 2c zeigt schematisch die Halbleiterstruktur 200 während der eigentlichen Abscheidung des Siliziumdioxids. Dazu wird eine Plasmaatmosphäre 220A erzeugt, indem eine entsprechende Plasmaanregungseinrichtung (nicht gezeigt), wie sie typischerweise in konventionellen PECVD-Anlagen vorgesehen ist, eingeschaltet wird. Während der Abscheidung werden die Parameter der gasförmigen Umgebung 220, wie sie mit Bezug zu 2b beschrieben sind, im Wesentlichen konstant gehalten, wobei eine Abscheiderate im Bereich von ungefähr 200 nm bis 400 nm/Minute erreicht wird. Somit ist die Abscheiderate ausreichend hoch, um einen vernünftigen Durchsatz sicherzustellen, während andererseits eine Steuerung der Dicke 206b einer Siliziumdioxidschicht 206, die auf der Kohlenstoffschicht 205 gebildet ist, erreicht wird, indem die Abscheidezeit geeignet ausgewählt wird.
  • Die Abscheidezeit wird so gewählt, dass die Dicke 206B im Bereich von ungefähr 5 nm bis 50 nm erhalten wird, und in anderen speziellen Ausführungsformen von ungefähr 8 nm bis 40 nm innerhalb von ungefähr 3 bis 10 Sekunden. Wie zuvor erläutert ist, können die optischen Eigenschaften der Siliziumdioxidschicht 206 durch Steuern der Dicke 206B so eingestellt werden, dass in Kombination mit der Kohlenstoffschicht 205 die gewünschte geringe Reflektivität bei der spezifizierten Belichtungswellenlänge erreicht wird. Da der Brechungsindex des PECVD-abgeschiedenen Siliziumdioxids gut bekannt ist, oder da die entsprechenden Daten für die oben spezifizierten Abscheideparameter einfach bestimmt werden, indem ein entsprechendes Testsubstrat mit einer darauf gebildeten Siliziumdioxidschicht, die durch die oben spezifizierten Abscheideparameter hergestellt wurde, gemessen wird, kann ein geeigneter gewünschter Wert für die Dicke 206B im Voraus bestimmt werden und die Abscheidung kann in Hinblick auf die gewünschte Dicke gesteuert werden.
  • Der Prozess des Abscheidens des Siliziumdioxids zur Herstellung der Schicht 206 kann unterbrochen werden, indem die Plasmaanregungseinrichtung die aktiviert und/oder indem die TEOS-Zufuhr unterbrochen wird. Anschließend kann ein Pumpschritt ausgeführt werden, wobei die TEOS-Zufuhr unterbrochen ist und die Durchflussrate des Trägergases, etwa des Heliums, und die Sauerstoffdurchflussrate reduziert ist. In einer Ausführungsform kann die Sauerstoffdurchflussrate um mehr als 50% im Vergleich zu Durchflussrate bei der Abscheidung reduziert werden, während die Heliumdurchflussrate kleiner als die Sauerstoffdurchflussrate ist. Schließlich kann die Sauerstoffzufuhr unterbrochen werden, während eine Heliumzufuhr beibehalten wird und anschließend kann die Zufuhr aller Gase unterbrochen werden, während weiterhin Reaktionsnebenprodukte durch ständiges Pumpen abgeführt werden.
  • In einer speziellen Ausführungsform kann ein Abscheiderezept zum Erzeugen der gasförmigen Umgebung 220, zum Stabilisieren derselben, zum Bereitstellen der Plasmaatmosphäre 220A und zum Entfernen von Gasreaktionsprodukten durch Pumpen verwendet werden, wobei das Rezept die folgenden Schritte umfasst:
    Stabilisierung der Umgebungsatmosphäre des Substrats 201 bei einer Temperatur von ungefähr 300°C ohne Gaszufuhr, für 7 bis 12 Sekunden;
    Konfigurieren einer entsprechenden Prozesskammergeometrie, d. h. Einstellen eines Abstands zwischen dem Sprühkopf und dem Substrat 201 entsprechend der eigentlichen Abscheidegeometrie, während weiterhin kein Gasfluss stattfindet und wobei die Temperatur auf der Abscheidetemperatur für ungefähr 8 bis 12 Sekunden gehalten wird;
    Einführen von Helium mit einer Durchflussrate, die im Wesentlichen der Abscheidedurchflussrate entspricht, für ungefähr 4 bis 6 Sekunden;
    Erzeugen der gasförmigen Umgebung 220 durch Zufuhr von Sauerstoff mit der Abscheidedurchflussrate von beispielsweise ungefähr 2000 sccm bei einem erhöhten Druck von ungefähr 1200 Pa (9 Torr) für 8 bis 12 Sekunden lang;
    Aktivieren der TEOS-Zufuhr mit einer erhöhten Zufuhrrate von beispielsweise 750 mg bis 850 mg/Minute, während der Umgebungsdruck auf den Abscheidedruck reduziert wird, beispielsweise auf ungefähr 733 Pa (5.5 Torr);
    Herunterfahren des TEOS-Anteils in der gasförmigen Umgebung 220 auf einen erforderlichen Abscheidewert durch Reduzieren der Zufuhrrate auf ungefähr 450 mg bis 550 mg/Minute für 13 bis 17 Sekunden lang, während die restlichen Parameter im Wesentlichen konstant gehalten werden;
    Erzeugen der Plasmaatmosphäre 220A mit im Wesentlichen ungeänderten Parametern, wobei die Abscheidezeit in einem Intervall von ungefähr 3 bis 8 Sekunden gesteuert wird, um somit die endgültige Siliziumdioxiddicke in einem Bereich von ungefähr 5 nm bis 50 nm zu erhalten;
    Reduzieren der Helium- und Sauerstoffdurchflussraten, während die TEOS-Zufuhr und die Plasmaerzeugung unterbrochen sind, wobei die Heliumdurchflussrate auf ungefähr 1000 sccm bis 1200 sccm und die Durchflussrate des Sauerstoffs auf ungefähr 1200 sccm bis 1400 sccm für 2 bis 5 Sekunden eingestellt wird;
    Unterbrechen der Sauerstoffzufuhr, während die Heliumzufuhr beibehalten wird oder während die Heliumdurchflussrate auf ungefähr 1200 sccm bis 1400 sccm erhöht wird, wobei Reaktionsnebenprodukte abgepumpt werden; und
    Unterbrechen der Zufuhr aller Gase, wobei weiterhin Nebenprodukte für ungefähr 9 bis 13 Sekunden lang abgepumpt werden.
  • 2d zeigt schematisch die Halbleiterstruktur 200 nach Beendigung der Abscheidung der Siliziumdioxidschicht 206 gemäß einer der oben beschriebenen Abscheideverfahren. Ferner ist eine Lackschicht 107 auf der Siliziumdioxidschicht 206 gebildet, wobei die Siliziumdioxidschicht 206 in Kombination mit der Kohlenstoffschicht 205 als eine antireflektierende Beschichtung dient, um die Reflektion eines eingestrahlten UV-Lichtstrahles 222 zu reduzieren, der in die Lackschicht 207 als ein reflektierter oder gestreuter Lichtstrahl 223 mit einer Intensität von ungefähr von 2% oder weniger zurückgestreut wird. Wie zuvor erläutert ist, ist die Lackschicht 207 an die Photolithographie, d. h. die spezifizierte Belichtungswellenlänge, angepasst, wobei zusätzlich eine Dicke der Lackschicht 207 so gewählt ist, um die erforderliche Abdeckung während eines nachfolgenden Ätzprozesses zur Strukturierung der Schichten 206 und 205 bereitzustellen. Zum Beispiel ist in einem 193 nm-Lithographieprozess die Lackschichtdicke durch die Fokustiefe der Photolithographieanlage beschränkt und somit sind typischerweise dünnere Lackschichten im Vergleich zu einer 248 nm-Lithographie erforderlich. Auf Grund des gut steuerbaren Abscheideprozesses zur Herstellung der Siliziumdioxidschicht 206 kann jedoch die Reflektivität, d. h. das Intensitätsverhältnis der Strahlen 223 und 222, auf 2% oder sogar weniger reduziert werden. Gleichzeitig bietet die Siliziumdioxidschicht, die gemäß dem zuvor beschriebenen Niedrigtemperaturprozess hergestellt ist, eine ausreichend stabile Grenzfläche zu der Kohlenstoffschicht 205 und unterdrückt ferner zuverlässig eine chemische Reaktion zwischen dem Photolack in der Schicht 207 und der Kohlenstoffschicht 205, wodurch die Defektrate in den schließlich erhaltenen strukturierten Polysiliziumstrukturelementen deutlich verringert wird. Nach Belichtung und Entwicklung der Lackschicht 207 wird ein Lackschrumpfprozess mit einer gut etablierten Ätzchemie ausgeführt, um die letztlich gewünschte laterale Größe eines entsprechenden Lackstrukturelements zu erhalten, das dann als eine Ätzmaske zur Strukturierung der Schichten 206 und 205 verwendet wird. Entsprechende Ätzrezepte sind gut etabliert und ermöglichen die Strukturierung der Schichten 206 und 205 mittels eines Durchstoß-Ätzschrittes und eines nachfolgenden anisotropen Ätzprozesses mit einer anfänglichen Höhe der Lackschicht 207 von ungefähr 300 nm oder sogar weniger.
  • 2e zeigt schematisch mehrere Polysiliziumstrukturelemente 204A, die noch von den Ätzhartmaskenstrukturelementen 205A aus Kohlenstoff bedeckt sind, während der Rest der Deckschicht 206 während des Ätzprozesses zur Strukturierung der Polysiliziumschicht 204 zur Bildung des Polysiliziumstrukturelements 204A mit im Wesentlichen der gewünschten lateralen Größe 208A „konsumiert" wurde. Auf Grund des plasmaunterstützten CVD-Prozesses mit niedriger Temperatur ist eine Defektrate, d. h. die Anzahl der Polysiliziumstrukturelemente 204A, die beschädigt oder die nicht den Spezifikationen entsprechen, oder die ansonsten Polysiliziumreste aufweisen, oder die eine merkliche Abweichung in der lateralen Größe aufweisen, reduziert, so dass Polysiliziumstrukturelemente 204A mit der gewünschten lateralen Größe 208A von 50 nm und weniger, beispielsweise von 45 nm und weniger, mit einer 193 nm-Lithographie oder sogar mit einer 248 nm-Lithographie hergestellt werden können. Abhängig von den Eigenschaften des Photolithographie- und Ätzprozesses kann eine Defektrate der Polysiliziumstrukturelemente, etwa der Strukturelemente 204A, die auf Testsubstraten mit einer 193 nm-Lithographielack hergestellt sind, ungefähr 10 × geringer sein, als bei Strukturelementen, die in einem konventionellen Prozessablauf unter Anwendung von beispielsweise einer Siliziumoxynitrid-Deckschicht hergestellt werden. Man nimmt an, dass die deutlich reduzierte Defektrate auf einem reduzierten Anteil an Lackvergiftung beruht, die durch eine Reaktion zwischen Stickstoff und dem 193 nm-Lack hervorgerufen wird.
  • Es gilt also: die vorliegende Erfindung stellt eine verbesserte Technik zur Herstellung einer Siliziumdioxidschicht mittels eines plasmaunterstützten CVD-Prozesses bei geringer Temperatur bereit, die eine gute Prozesssteuerung auf Grund der moderat geringen Abscheiderate ermöglicht, so dass die optischen Eigenschaften der Siliziumdioxidschicht in präziser Weise an die darunter liegende Kohlenstoffschicht angepasst werden können, die dann gemeinsam als eine effiziente antireflektierende Beschichtung mit einer Reflektivität von 2% oder weniger dienen. Des weiteren erzeugt der PECVD-Abscheideprozess bei geringer Temperatur eine reduzierte Defektrate im Vergleich zu konventionellen Abläufen, wodurch die Prozessstabilität erhöht und die Möglichkeit für eine weitere Bauteilgrößenreduzierung auf der Grundlage einer 248 nm oder 193 nm-Lithographie erreicht wird.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (13)

  1. Verfahren zur Herstellung einer antireflektierenden Schicht, wobei das Verfahren umfasst: Bilden einer zu strukturierenden Materialschicht (204) über einem Substrat (201); Bilden einer amorphen Kohlenstoffschicht (205) mit einer ersten Dicke über der Materialschicht (204); Bilden einer Siliziumdioxidschicht (206) mit einer zweiten Dicke (206b) im Bereich von 5 bis 50 nm bei einer Temperatur von 370°C oder weniger durch plasmaunterstützte chemische Dampfabscheidung mit TEOS als Vorstufenmaterial auf der amorphen Kohlenstoffschicht (205), wobei die erste und die zweite Dicke so gewählt werden, dass eine Reflektivität bei einer spezifizierten Belichtungswellenlänge erzeugt wird, die 2% oder weniger beträgt.
  2. Das Verfahren nach Anspruch 1, das ferner umfasst: Steuern einer Abscheiderate während der plasmaunterstützten chemischen Dampfabscheidung auf einen Bereich von 200 bis 400 nm/Minute.
  3. Das Verfahren nach Anspruch 2, wobei die Abscheiderate auf einen Bereich von 280 bis 320 nm/Minute eingestellt wird.
  4. Das Verfahren nach Anspruch 2, wobei das Siliziumdioxid bei einer Temperatur von 330°C oder weniger abgeschieden wird.
  5. Das Verfahren nach Anspruch 1, wobei das Siliziumdioxid bei einer Temperatur in einem Bereich von 320°C bis 280°C abgeschieden wird.
  6. Das Verfahren nach Anspruch 1, wobei das Siliziumdioxid bei einer Temperatur von 300°C abgeschieden wird.
  7. Das Verfahren nach Anspruch 2, das ferner Steuern einer Abscheiderate durch Einstellen eines Druckes der Plasmaatmosphäre auf einen Bereich von 600 bis 867 Pa (4.5 bis 6.5 Torr) umfasst.
  8. Das Verfahren nach Anspruch 7, das ferner Einstellen einer TEOS-Zufuhr auf 600 mg/Minute oder weniger umfasst.
  9. Das Verfahren nach Anspruch 8, wobei die TEOS-Zufuhr auf einen Bereich von 550 mg/Minute bis 450 mg/Minute eingestellt wird.
  10. Das Verfahren nach Anspruch 9, wobei die TEOS-Zufuhr auf 500 mg/Minute eingestellt wird.
  11. Das Verfahren nach Anspruch 1, das ferner Zuführen von Helium und Sauerstoff mit im Wesentlichen gleichen Durchflussraten zu einer Plasmaatmosphäre während der plasmaunterstützten chemischen Dampfabscheidung umfasst.
  12. Das Verfahren nach Anspruch 1, das ferner Zuführen von Helium und Sauerstoff zu einer Umgebung des Substrats (201) vor dem Abscheiden des Siliziumdioxids umfasst.
  13. Das Verfahren nach Anspruch 11, das ferner umfasst: Entfernen von Reaktionsnebenprodukten nach dem Abscheiden des Siliziumdioxids durch Pumpen, während Helium und Sauerstoff mit Durchflussraten zugeführt werden, die kleiner als die Durchflussraten während der Abscheidung sind.
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JP2006524637A JP4782010B2 (ja) 2003-08-29 2004-07-06 低温かつ低堆積レートでｔｅｏｓキャップ層を形成する方法
PCT/US2004/021598 WO2005024922A1 (en) 2003-08-29 2004-07-06 A method of forming a teos cap layer at low temperature and reduced deposition rate
CNB2004800248618A CN100449689C (zh) 2003-08-29 2004-07-06 在低温及减小的沉积速率下形成teos盖层的方法
EP04756684A EP1658635A1 (de) 2003-08-29 2004-07-06 Verfahren zur Bildung einer TEOS-Kappenschicht bei niedriger Temperatur und verringerter Ablagerungsrate
TW093122492A TW200509258A (en) 2003-08-29 2004-07-28 Method of forming a teos cap layer at low temperature and reduced deposition rate
KR1020067004086A KR101152367B1 (ko) 2003-08-29 2006-02-27 저온 및 감소된 증착 속도로 ｔｅｏｓ 캡 층을 형성하는방법

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7371695B2 (en) * 2006-01-04 2008-05-13 Promos Technologies Pte. Ltd. Use of TEOS oxides in integrated circuit fabrication processes
US20070231746A1 (en) * 2006-03-29 2007-10-04 Iordanoglou Dimitrios I Treating carbon containing layers in patterning stacks
US7787685B2 (en) * 2006-04-17 2010-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Extracting ordinary and extraordinary optical characteristics for critical dimension measurement of anisotropic materials
KR100780652B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자 제조방법
US7858514B2 (en) 2007-06-29 2010-12-28 Qimonda Ag Integrated circuit, intermediate structure and a method of fabricating a semiconductor structure
JP5387451B2 (ja) * 2010-03-04 2014-01-15 信越半導体株式会社 Ｓｏｉウェーハの設計方法及び製造方法
JP5387450B2 (ja) 2010-03-04 2014-01-15 信越半導体株式会社 Ｓｏｉウェーハの設計方法及び製造方法
US8907385B2 (en) * 2012-12-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment for BSI image sensors
KR20150064330A (ko) * 2013-12-03 2015-06-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105063576A (zh) * 2015-08-24 2015-11-18 沈阳拓荆科技有限公司 一种采用teos源的低温镀膜方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4320033A1 (de) * 1992-06-17 1993-12-23 Gold Star Electronics Verfahren zur Bildung eines Metallmusters bei der Herstellung einer Halbleitereinrichtung
US5462898A (en) * 1994-05-25 1995-10-31 Georgia Tech Research Corporation Methods for passivating silicon devices at low temperature to achieve low interface state density and low recombination velocity while preserving carrier lifetime
JPH08148569A (ja) * 1994-11-24 1996-06-07 Kawasaki Steel Corp 半導体装置
US5681425A (en) * 1995-12-29 1997-10-28 Industrial Technology Research Institute Teos plasma protection technology
US5998100A (en) * 1996-05-24 1999-12-07 Kabushiki Kaisha Toshiba Fabrication process using a multi-layer antireflective layer
US6028014A (en) * 1997-11-10 2000-02-22 Lsi Logic Corporation Plasma-enhanced oxide process optimization and material and apparatus therefor
US6066577A (en) * 1996-11-08 2000-05-23 International Business Machines Corporation Method for providing fluorine barrier layer between conductor and insulator for degradation prevention
US20010045655A1 (en) * 1998-04-12 2001-11-29 Yoshihisa Matsubara Semiconductor device and manufacturing method thereof
US20020086509A1 (en) * 2000-11-10 2002-07-04 Park Young-Rae Method for fabricating a contact pad of semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US45655A (en) * 1864-12-27 William h
US86509A (en) * 1869-02-02 Improvement in potato-digger
US5000113A (en) 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
EP0517627A1 (de) 1991-06-07 1992-12-09 Eastman Kodak Company Aufgebrachte Kohlenstoffmaske zum Trockenätzen von Silizium
JP3326943B2 (ja) * 1993-12-29 2002-09-24 ソニー株式会社 半導体装置の製造方法および半導体装置
US6057226A (en) 1997-11-25 2000-05-02 Intel Corporation Air gap based low dielectric constant interconnect structure and method of making same
US6673126B2 (en) * 1998-05-14 2004-01-06 Seiko Epson Corporation Multiple chamber fabrication equipment for thin film transistors in a display or electronic device
JP2002026334A (ja) * 2000-07-12 2002-01-25 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置およびエレクトロルミネッセンス表示装置
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
US6972255B2 (en) * 2003-07-28 2005-12-06 Freescale Semiconductor, Inc. Semiconductor device having an organic anti-reflective coating (ARC) and method therefor

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4320033A1 (de) * 1992-06-17 1993-12-23 Gold Star Electronics Verfahren zur Bildung eines Metallmusters bei der Herstellung einer Halbleitereinrichtung
US5462898A (en) * 1994-05-25 1995-10-31 Georgia Tech Research Corporation Methods for passivating silicon devices at low temperature to achieve low interface state density and low recombination velocity while preserving carrier lifetime
JPH08148569A (ja) * 1994-11-24 1996-06-07 Kawasaki Steel Corp 半導体装置
US5681425A (en) * 1995-12-29 1997-10-28 Industrial Technology Research Institute Teos plasma protection technology
US5998100A (en) * 1996-05-24 1999-12-07 Kabushiki Kaisha Toshiba Fabrication process using a multi-layer antireflective layer
US6066577A (en) * 1996-11-08 2000-05-23 International Business Machines Corporation Method for providing fluorine barrier layer between conductor and insulator for degradation prevention
US6028014A (en) * 1997-11-10 2000-02-22 Lsi Logic Corporation Plasma-enhanced oxide process optimization and material and apparatus therefor
US20010045655A1 (en) * 1998-04-12 2001-11-29 Yoshihisa Matsubara Semiconductor device and manufacturing method thereof
US20020086509A1 (en) * 2000-11-10 2002-07-04 Park Young-Rae Method for fabricating a contact pad of semiconductor device

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