JP2007521660A - 低温かつ低堆積レートでｔｅｏｓキャップ層を形成する方法 - Google Patents

低温かつ低堆積レートでｔｅｏｓキャップ層を形成する方法 Download PDF

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Abstract

本発明は、限界寸法が５０ｎｍ以下のポリシリコンラインフィーチャをパターニングするためのカーボンハードマスク層のために、二酸化シリコンのキャップ層を形成する方法を開示する。このために、低温のプラズマ支援型ＣＶＤプロセスが用いられ、このプロセスにおいては、堆積速度を低く維持して層厚の制御性と二酸化シリコン層の光学特徴とを向上させることができる。

Description

本発明は一般的に集積回路の製造に関し、より具体的には、最新のマスキング方式を要求する高度なトリムエッチ技術によって基板上に電界効果トランジスタなどの小型の回路素子を形成する方法に関し、回路素子の寸法は、関連するリソグラフィカル技術の解像度よりも非常に小さい。
集積回路の回路素子の加工寸法を着実に縮小するという近年の傾向は今後も続き、費用効率の高い方法で非常に多くの集積回路を形成可能できる、再現可能でロバストなプロセスの確立が求められている。現在、量産品として入手可能な高度な集積回路には、マスクから基板上に形成された材料層へパターン転写するために使用するリソグラフィ装置の光学解像度の寸法を大幅に下回る素子が含まれる。現行では、回路素子の最小寸法は１００ｎｍ以下であり、マスクから基板表面へ光学的にパターン転写するために使用する放射波長は強い紫外線領域に、例えば２４８ｎｍに、最近開発された技術では約１９３ｎｍにある。この波長領域においては、レンズなどの光透過性の素子の吸収を無視することができず、また、波長が更に短くなると光の吸収が大幅に増加する。従って、単にリソグラフィカル装置の光源の波長を短くすることが直接の開発ではなく、また、加工寸法が５０ｎｍ以下の回路素子の量産過程には簡単に実装できない。従って、リソグラフィにより、レジストフィーチャを用いて獲得できる最小寸法から、最終的な所望の寸法を得ることができる最新のトリムプロセスが求められている。従って、一方では、マスクから基板へ確実に回路パターンの転送を行う総合的解像度は、フォトリソグラフィカル装置に固有の光学解像度、フォトレジスト等のフォトリソグラフィにおけるパターニングプロセスに関連する材料の特徴、および、フォトレジストにおける有害な散乱効果と定在波効果を最小に抑えるために与えられる全ての反射防止膜（ＡＲＣ：anti-reflective coatings）の特性によって決定される。また、総合的解像度は、レジストとＡＲＣ層の形成、および、これらの層の、露光後のエッチングに関連する堆積とエッチ処理によっても決定される。特に、高度なＡＲＣ層とリソグラフィマスク技術と組み合わせて、高度な非線形性状のフォトレジストによって、フォトリソグラフィ装置に固有の光学解像度の寸法を大幅に下回るレジストパターンを形成することができる。また、レジストパターンを下位の材料層に転写するための後続の異方性ステップにおいて、エッチマスクとしての役目を果たすレジストパターンの加工寸法を更に縮小するために、更にポストリソグラフィトリムエッチプロセスを行う。従って、このレジストトリムプロセスによって、フォトリソグラフィの波長よりもずっと短い寸法にまでゲート電極の限界寸法を縮小することができる。
ゲート長のばらつきはどのようなものであっても、対応する最終デバイスの動作速度のばらつきとして直接的に現れるため、ゲート積層体をパターニングするための後続の異方性エッチプロセスのために精密に規定されたマスクを形成するように、レジストトリムプロセスを正確に制御することは重要である。デバイスを継続的に縮小するためには、レジストトリミングの概念を更に広げて、所定の露光波長に対して所望の縮小した限界寸法を獲得する必要があることから、トリムプロセス中において、レジスト層の厚さを増加したレジスト材料の除去に適合させる必要があり、、その結果、レジストとボトム反射防止膜（ＡＲＣ）からなる積層体の光学的特徴を実質的に低下させることになる。特に、ボトムＡＲＣの反射率は、リソグラフィ処理後の線幅に実質的に影響を及ぼし、また、後続のトリムプロセスによっては、設計ルールによって決まる厳格な処理の許容差（tight process tolerances）内で効率的に補償することができないばらつきを生じる。
このために、ボトムＡＲＣとして絶縁性のキャップ層と組み合わせてアモルファスカーボン層を形成し、その結果、反射率の制御性を実質的に向上させることができるプロセス技術が開発されている。更に、レジスト層の厚さを薄くした、トリムしたレジストフィーチャに対応してカーボン／キャップ積層体を簡単に転写でき、その結果、ポリシリコン層のエッチに使用するカーボン／キャップ積層体にハードマスクフィーチャを形成する。
図１ａ‐図１ｃには、カーボン／キャップ積層体に基づいて電界効果トランジスタのゲート電極を形成するための一般的な従来のプロセス手順がより詳細に説明されている。
図１ａは、材料層をパターニングする前の半導体デバイス１００の断面図を概略的に示す。この材料層は、２４８ｎｍまたは１９３ｎｍの波長を使用した最新のフォトリソグラフィに基づいてパターニングされるとともに、対応するレジストトリムプロセスによってトリミングされる、レジストマスクフィーチャによってパターン形成されるハードマスクを使用した最新のエッチプロセスに基づいてパターニングされる。
半導体デバイス１００は、シリコン基板、あるいはパターン形成される材料層、例えばゲート絶縁層１０３およびポリシリコン層１０４を含むゲート積層体１０２など、が上に形成済みのＳＯＩ（シリコンオンインシュレータ）、などの基板１０１を備える。ポリシリコン層１０４の上には、アモルファスカーボン層１０５が形成され、続いてキャップ層が形成される。このキャップ層は、通常は、二酸化シリコン、酸窒化シリコン、非窒化絶縁層(nitrogen-free dielectric layers)、その他同様のものなどからなる。酸窒化シリコンは、酸素／窒素の比率を変えることで光学特性を調節できるため、用いられる。特定の露光波長と使用するレジストのタイプに対して、アモルファスカーボン層１０５およびキャップ層１０６が効率的な反射防止膜として協働するように、アモルファスカーボン層１０５およびキャップ層１０６を設計する。先に述べたように、ポリシリコン層をパターニングする間に、反射防止膜の反射率は、レジストトリムプロセスの精度に実質的に影響を及ぼし、さらに、ポリシリコンフィーチャの最終的に得られるゲート長にも影響を及ぼす。デバイスの仕様を満たすために、５０ｎｍ以下のゲート長に対しては、１ナノメータ未満の偏差が必要である。従って、初期横方向寸法１０８と初期高さ１０９を有するレジストマスクフィーチャ１０７の寸法のばらつきを減らすために、層１０６および層１０５によって基板１０１全体にわたって、かつ、基板から基板へと形成される反射防止膜によってもたらされる反射率には、高度な均一性が求められる。
図１ａに示す半導体デバイス１００を形成するための一般的なプロセスフローは、以下のプロセスを有する。まず、ゲート積層体１０２を形成し、ゲート誘電体のための所要の厚さおよび材料組成を得るために、最新の酸化／堆積プロセスを使用してゲート絶縁層１０３を形成する。続いて、公知の処理手法に基づき、低圧化学気相成長法（ＬＰＣＶＤ）によってポリシリコン層１０４を堆積する。その後、プラズマエンハンストＣＶＤ法によって適切な前駆物質からアモルファスカーボン層１０５を堆積する。ポリシリコン１０４をパターニングするための後続の異方性エッチプロセス中の層１０５のエッチの選択性と、層１０５の光学特性を考慮して層１０５の厚さを調整する。次に、例えば酸窒化シリコンからなるキャップ層１０６をＰＥＣＶＤによって堆積する。ここで、特定露光波長の所要の位相シフトをもたらすように、キャップ層１０６の厚さおよび組成を選択し、この結果、アモルファスカーボン層１０５との協働により、リソグラフィの露光の間における放射光の反射が低減される。その後、フォトレジスト層を堆積し、その特性をリソグラフィ中に使用する特定の露出波長に適合させる。任意の露光前および露光後のベークプロセス中の、ある程度の収縮を除いて、レジスト層の厚さは、レジストマスクフィーチャ１０７の初期の高さ１０９と実質的に一致する。所定の焦点深度によりリソグラフィプロセスの高度な解像度を実現するためには、使用する露光波長に応じて、厚さが約１００−３００ｎｍのレジスト層を提供することが求められている。初期の横方向寸法１０８から所望の最終的な寸法１０８Ａまでレジスト層の露光と現像を行った後における破線で描かれているレジストマスク１０７Ａの縮小は、これに対応する初期の高さ１０９から最終の高さ１０９Ａまでの縮小を伴う。最終の高さ１０９Ａは、ポリシリコン層１０４を直接的にパターニングするためのエッチマスクとしての役目を果たすには十分ではなく、これは、約８０−１００ｎｍのゲート長が必要な半導体デバイスに対する一般的なプロセス手順である。このために、アモルファスカーボン層１０５が提供され、かつ、反応性イオンエッチングによってアモルファスカーボン層１０５を簡単にパターン形成することができる。ここで、縮小したレジストマスクフィーチャ１０７Ａを得るためにレジストトリムプロセスに曝した後のレジストマスクフィーチャ１０７の最終的な高さ１０９Ａは、アモルファスカーボン層１０５およびキャップ層１０６を確実にパターン形成するのに十分である。レジスト層と下位のアモルファスカーボン層１０５との直接的接触を実質的に回避するためには、キャップ層１０５が必要である。キャップ層がない場合は、レジストが変質してしまい、また、最終的に得られるポリシリコンフィーチャの欠陥率が増加する。その理由は、接触面においてカーボンとフォトレジストとの間に化学反応が生じるためであり、その結果、フォトレジストの光学特徴が変化する可能性があり、また、現像が不十分なレジスト部が生じて、その部分がポリシリコンライン１０４の中にパターン形成されることもある。
図１ｂは、縮小したレジストマスクフィーチャ１０７Ａを用いて、カーボン層１０５の残留部１０５Ａとキャップ層１０６の残留部１０６Ａからなるハードマスクを形成するための、レジストトリム処理と後続の反応性イオンエッチングが完了した後の半導体デバイス１００を概略的に示す。その後、ポリシリコン層１０４の異方性エッチングを行う前に、縮小したレジストマスクフィーチャ１０７Ａを取り除く。このとき、薄いキャップ層の残留部１０６Ａも除去される。この一方、アモルファスカーボン層の残留部１０５Ａは、所要のエッチの選択性を与えるとともに、横方向寸法１０８Ａをポリシリコン層１０４Ａに転送することができる。
図１ｃは、異方性エッチプロセスが完了し、その結果、横方向寸法１０８Ａを実質的に示すポリシリコンフィーチャ１０４Ａを形成する半導体デバイス１００を示す。上記に例示したプロセス手順によって、横方向寸法１０８Ａが５０ｎｍ以下のポリシリコンフィーチャ１０４Ａを形成することができるが、欠陥率が適度に高いポリシリコンフィーチャ１０４Ａが観察されることが分かる。これに対して実行される調査においては、欠陥率と、ハードマスク１０４Ａを規定するために使用されるキャップ層１０６の形式とが相関していることを示していると考えられる。例えば、窒酸化シリコンからなるキャップ層１０６は、重大な欠陥率を示し、その結果、形成プロセスを信頼できないものにする。一方で、二酸化シリコンからなるキャップ層１０６をは、欠陥率を低減させる可能性がある。現在利用可能な処理手法では、信頼できる方法で対応する従来の堆積処理を制御することができない。
上述の問題点に鑑みると、カーボンハードマスクを用いてポリシリコンフィーチャをパターニングするために、低減した欠陥率と高められた処理の信頼性を有する、キャップ層を形成するための、改良された処理が求められている。
発明の概要
本発明は、概して、ポリシリコンフィーチャをパターンニングするために、アモルファスカーボンのハードマスク層上に二酸化シリコンのキャップ層を形成するための方法に関する。本発明は、以下の説明に限定されることなく、３７０℃以下の温度でプラズマエンハンスト化学気相成長法によって形成された二酸化シリコン層を提供することによって、最終的に得られるポリシリコンフィーチャの欠陥を実質的に減らすことができると考えられている。この発見に基づいて、下層のアモルファスカーボン層とともに、所望の光学特徴を提供するために求められる、二酸化シリコン層の厚さを５−５０ｎｍの範囲内で確実に制御することができるように、二酸化シリコン層を形成するためのプラズマエンハンストＣＶＤプロセスが設計される。一般的に、低温での堆積速度を速めることができるＴＥＯＳベースのプラズマエンハンストＣＶＤプロセスは、本発明では、欠陥率の低減が求められるので、ある実施形態では、層厚を確実に制御し、その結果、二酸化シリコン／アモルファスカーボン積層体の光学特徴を確実なものにするために、堆積速度を低下させるように堆積処理を制御する。
本発明の１つの例示的な実施形態においては、二酸化シリコンキャップ層を形成する方法は、基板上にアモルファスカーボン層を形成するステップと、厚さが約５−５０ｎｍの範囲のキャップ層を形成するために、約３７０℃あるいはそれ以下の温度で、プラズマ雰囲気のＴＥＯＳからアモルファスカーボン層上に二酸化シリコンを堆積するステップと、を含む。
更に他の実施形態では、本発明の方法は、実質的に等しい流量でヘリウムと酸素をプラズマ雰囲気に供給するステップを更に含む。
更に他の実施形態では、本発明の方法は、二酸化シリコンを堆積する前に、ヘリウムと酸素を基板周辺に供給するステップを更に含む。
更なる実施形態では、本発明の方法は、堆積処理中の流量未満の流量でヘリウムと酸素を供給する間は、ポンピング工程によって二酸化シリコンを堆積した後に、反応副産物を取り除くステップを更に含む。
本発明の更に他の実施形態によれば、反射防止層を形成する方法は、基板上にパターン形成される材料層を形成するステップと、その材料層上に第１の厚さのアモルファスカーボン層を形成するステップと、を含む。更に、第２の厚さの二酸化シリコン層がアモルファスカーボン層上に約３７０℃未満の温度で形成される。ここで、第１および第２の厚さは、特定の露光波長において約２％またはそれ未満の反射率を生成するように選択される。
更なる実施形態では、二酸化シリコンは、前駆物質としてＴＥＯＳを用いて、プラズマエンハンスト化学気相成長法によって形成される。
更なる実施形態では、本発明の方法は、更に、プラズマエンハンスト化学気相成長法による処理中に処理速度を毎分約２００〜４００ナノメータの範囲に制御するステップを更に含む。
更なる実施形態では、堆積速度は毎分約２８０〜３２０ナノメータの範囲に調節される。
更なる実施形態では、約３３０℃以下の温度で二酸化シリコンを堆積する。
更なる実施形態では、約２８０℃〜３２０℃の範囲の温度で二酸化シリコンを堆積する。
更なる実施形態では、約３００℃の温度で二酸化シリコンを堆積する。
更なる実施形態では、本発明の方法は、更に、プラズマ雰囲気の圧力を約４．５〜約６．５Ｔｏｒｒの範囲に調節することによって堆積速度を制御するステップを更に含む。
更なる実施形態では、本発明の方法は、更に、毎分約６００ｍｇ以下にＴＥＯＳの供給量を調節するステップを更に含む。
更なる実施形態では、ＴＥＯＳの供給を毎分約４５０ｍｇ〜毎分約５５０ｍｇの範囲に調節する。
更なる実施形態では、ＴＥＯＳの供給を毎分約５００ｍｇに調節する。
更なる実施形態では、本発明の方法は、更に、プラズマエンハンスト化学気相成長法の間に、ヘリウムおよび酸素を実質的に等しい流量でプラズマ雰囲気に供給するステップを更に含む。
更なる実施形態では、本発明の方法は更に、二酸化シリコンを堆積する前にヘリウムおよび酸素を基板周辺に供給するステップを更に含む。
更なる実施形態では、本発明の方法は、更に、堆積処理中の流量未満の流量でヘリウムと酸素とを供給する間に、ポンピング工程によって二酸化シリコンを堆積した後、反応副産物を取り除くステップを更に含む。
本発明の更なる利点、目的および実施形態は添付の請求項に定義されており、また、添付の図面を参照すると更なる詳細な説明がより明らかになるであろう。
発明の詳細な説明
以下の詳細な説明と図面に例示されているように、実施形態を用いて本発明を記載したが、以下の詳細な説明と図面は本発明を開示されている特定の例示的実施形態に限定することを意図とするものではなく、むしろ、説明した例示的な実施形態は単に本発明の様々な形態を例証するものであって、本発明の範囲は添付の請求の範囲によって定義される。
図２ａないし図２ｅを参照すると、本発明の更なる例示的な実施形態がより詳細に記載されている。
図２ａでは、半導体構造２００は、例えば、シリコン基板、ＳＯＩ（シリコンオンインシュレータ）基板、又は、その他あらゆる適切な基板であって、内部に回路素子を形成するのに適した半導体層をその基板上に形成する基板２０１を含む。特定の設計基準に従ってパターン形成された材料層２０４は、基板２０１上に形成され、この材料層２０４は、積層体２０２の一部である。
例えば、積層体２０２は、ポリシリコン層の形状でゲート絶縁層２０３および材料層２０４を含むゲート積層体で構成することができる。しかし、積層体２０２は、現在および将来のデバイス世代(device generation)の回路素子の形成に求められるあらゆる適切な材料を含むことができる。積層体２０２上には、実質的にアモルファスカーボンから構成されるカーボン層２０５が配置され、下位の材料層２０４に対するエッチの選択性に対して、カーボン層２０５の厚さを適切に選択する。下位の材料層２０４は、ゲート長が８０ｎｍ未満の、特に５０ｎｍ未満の高度な電界効果トランジスタに対してゲート電極などの回路素子を形成するために、後続の異方性エッチ処理でパターン形成される。例えば、考え得る異方性エッチプロセスにおいては、カーボン層２０５の厚さをポリシリコン層２０４の厚さの約３０％〜５０％に選択し、十分な安全域を提供できるように、ポリシリコン層２０４に対するカーボン層２０５のエッチの選択性を、約１：１０あるいはそれ以下と規定することができる。
図２ａに示す半導体構造２００を形成する一般的なプロセス手順には、図１ａに関して先に説明しているプロセスを含むことから、ここではそれについての詳細な説明を省略する。しかし、これに関連して、任意の適切な堆積ツールを使用してプラズマエンハンストＣＶＤ法によってカーボン層２０５を形成してもよい。例えば、一実施形態では、ＰｒｏｄｕｃｅｒTMもしくはＤＸＺTMという名前でＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌから入手可能な堆積ツールを使用してカーボン層２０５を形成してもよい。
図２ｂは、最新の製造ステージにおける半導体構造２００を示す。半導体構造２００は、ガス雰囲気２２０に曝される。ガス雰囲気２２０は、カーボン層２０５を形成するために既に使用した堆積ツールと同じ堆積ツール内に確立されてよく、もしくは任意のその他の異なる適切な堆積ツールを使用してもよい。ツールの利用率(utilization)とスループットを考慮すると、１つの特定の実施形態では、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ製の上述した特定の堆積ツールを採用することができる。ガス雰囲気２２０は、約４．５Ｔｏｒｒ〜約６．５Ｔｏｒｒまでの範囲の、例えば約５．５Ｔｏｒｒの規定圧力により規定される。更に、適切なガス混合と濃度とをカーボン層２０５に与えるために、ヘリウムなどの不活性搬送ガスと酸素などの反応性成分とをガス雰囲気２２０に供給することができる。１つの特定の実施形態では、搬送ガスと酸素はほとんど同じ流量で供給され、その値は、堆積ツールの仕様に応じて２５００ｓｃｃｍ〜３５００ｓｃｃｍの範囲で変動し、例えば、約３０００ｓｃｃｍである。液体注入システムが従来のＰＥＣＶＤツールに一般的に組み込まれていることから、対応の液体注入システムを使って液体テトラエチルオルトシリケート（ＴＥＯＳ：tetra-ethyl-ortho-silicate）を同時に供給してもよい。ＴＥＯＳの一般的な供給量は、堆積ツールの幾何学的仕様に応じて、毎分約４００ｍｇ〜毎分約６００ｍｇまで変動し、例えば、毎分約５００ｍｇに設定する。半導体構造２００をガス雰囲気２２０に曝す間は、基板２０１を実質的に一定の温度に維持し、その温度は３７０℃以下である。また、１つの特定の実施形態では、約２８０℃〜３３０℃の温度で基板２０１を維持し、例えば、基板２０１を約３００℃に維持する。後続の低温での二酸化シリコン堆積のために、半導体構造２００を“準備する”ためにガス雰囲気２２０を確立する。この二酸化シリコンの堆積では、厚さを制御し、その結果、最終的に得られる二酸化シリコン層の光学特性を制御できるように、堆積速度を実質的に低減する。
本発明の特定の実施形態では、基板２０１の周辺に広がる周囲圧力を低減するためのいかなる有効なガス流の供給又はポンプ作用を行うことなく、基板２０１を所望の温度に設定するための１つまたは複数の安定化ステップによって、ガス雰囲気２２０が予め確立される。
更に、実際の堆積処理中に使用されているように、堆積中に搬送ガスと反応ガスを供給する吹き出し口に対する基板２０１の距離を所望の値に調節することができる。更に、ヘリウムなどの搬送ガスを導入してもよく、また続いて、圧力を実際の堆積ステップの間における圧力よりも非常に高い圧力である約１０Ｔｏｒｒ未満に調整する間に、ガス雰囲気に酸素を供給することもできる。
更なる安定化ステップにおいては、ガス状態のＴＥＯＳで基板２０１の表面とガス雰囲気２２０とを“フラッシュ”することができるように、例えば毎分約７００ｍｇの範囲で増量した液体状のＴＥＯＳをガス雰囲気２２０へ供給する間に、実際の堆積圧力にまで圧力を低減する。次に、適度に低い二酸化シリコンの堆積速度のためにガス雰囲気２２０を“準備”すべく、上記に規定しているように、堆積中にＴＥＯＳの供給速度を実際の供給速度に調節する適合ステップを実行する。
図２ｃは、二酸化シリコンを実際に堆積する間の半導体構造２２０を示す。このために、従来のＰＥＣＶＤツールに一般的に提供されている対応のプラズマ励起手段（図示せず）を駆動してプラズマ雰囲気２２０Ａを確立する。堆積処理の間、図２ｂに関連して説明したガス雰囲気２２０のパラメータを実質的に一定に保ち、毎分約２００ｎｍ〜約４００ｎｍの範囲に堆積速度を設定する。従って、堆積速度は十分に高く、適度な処理量を保証することができ、その一方で、堆積時間を適切に選択することによって、カーボン層２０５に形成された二酸化シリコン層２０６の厚さ２０６Ｂを制御することができる。
１つの特定の実施形態では、約３〜１０秒間に約５ｎｍ〜５０ｎｍまでの範囲の厚さ２０６Ｂを得るように、また、その他の特定の実施形態では、約３〜１０秒間に約８ｎｍ〜４０ｎｍまでの厚さ２０６Ｂを得るように、堆積時間を選択する。先に説明しているように、カーボン層２０５との組み合わせにおいて、特定の露光波長における所望の低反射率を得るように、厚さ２０６Ｂを制御して二酸化シリコン層２０６の光学特性を調節する。ＰＥＣＶＤを堆積した二酸化シリコンの屈折率は周知であることから、もしくは、上記に規定した堆積パラメータから生産された二酸化シリコン層が形成された対応のテスト基板を測定することによって、上記に規定した堆積パラメータに対して、対応のデータを簡単に決定できるので、厚さ２０６Ｂに対して適切な所望の値を予め決定することができ、かつ、所望の厚さに基づいて堆積を制御することができる。
プラズマ励起手段を停止することによって、および／または、ＴＥＯＳの供給を中断することによって、層２０６を形成するための二酸化シリコン堆積プロセスを中断することができる。その後、ＴＥＯＳの供給を中断し、またヘリウムなどの搬送ガスの流量を低減し、かつ酸素の流量を低減した状態で、ポンプステップを実行することができる。一実施形態では、堆積時の流量(deposition flow rate)と比較して、酸素流量を５０％以上低減でき、一方で、ヘリウム流量は酸素流量未満である。最後に、ヘリウム供給を維持しながら酸素供給を中断し、その後、ポンプ処理を継続して反応副産物を取り除きつつ、全てのガス供給を中断することができる。
１つの特定の実施形態では、ガス雰囲気２２０を確立し、ガス雰囲気２２０を安定化し、プラズマ雰囲気２２０Ａを与え、吸気処理によってガスの副産物を取り除くために、堆積処理のレシピを用いることができ、このレシピにおいて、以下のステップ：
８〜１２秒間、ガスを供給しない状態で、約３００℃の温度で基板２０１の雰囲気を安定化させるステップ；
ガスを流さずに、約８〜約１２秒間、堆積温度で温度を維持しながら、堆積における構造と一致するように対応するプロセスチャンバの構造を定める、すなわち、ガスの噴射口と基板２１０との距離を定めるステップ；
堆積時の流量に実質的に対応する流量で、約４〜約６秒間、ヘリウムを導入するステップ；
例えば、約３０００ｓｃｃｍの堆積時の流量で、約９Ｔｏｒｒに昇圧し、約８〜約１２秒間、酸素を供給してガス雰囲気を確立するステップ；
周囲圧力を、例えば約５．５Ｔｏｒｒの堆積圧力にまで下げながら、例えば、毎分、７５０ｍｇ〜８５０ｍｇの供給増加速度でＴＥＯＳ供給を起動させるステップ；
残りのパラメータを実質的に一定に保ちながら、約１３〜約１７秒間、供給速度を毎分約４５０ｍｇ〜５５０ｍｇに減速することによって、ガス雰囲気２２０が含むＴＥＯＳの量を所望の堆積量に調整するステップ；
最終的な二酸化シリコンの厚さが約５ｎｍ〜５０ｎｍの範囲となるように、約３〜約８秒の時間間隔内で堆積時間を制御しながら、実質的にパラメータが一定のプラズマ雰囲気２２０Ａを確立するステップ；
ＴＥＯＳの供給とプラズマの生成を中断する一方で、２〜５秒間、ヘリウムの流量を約１０００ｓｃｃｍ〜１２００ｓｃｃｍへ、また、酸素の流量を約１２００ｓｃｃｍ〜１４００ｓｃｃｍへ調節して、ヘリウムと酸素の流量を減らすステップ；
ヘリウムの供給は維持しながら酸素の供給を中断する、もしくは、反応副産物のポンプ処理を継続しながら、ヘリウムの流量を約１２００ｓｃｃｍ〜１４００ｓｃｃｍに増加させるステップ；
副産物を取り除きながら、全てのガス供給を約９〜約１３秒間中断するステップ、を含むことができる。
図２ｄは、上述した任意の堆積法によって二酸化シリコン層２０６の堆積が完了した後の半導体構造２００を概略的に示す。更に、二酸化シリコン層２０６上にレジスト層２０７が形成され、二酸化シリコン層２０６は、カーボン層２０５と共に、強度が約２％以下の反射光線もしくは散乱光線２２３として、レジスト層２０７に散乱する、入射ＵＶ光線２２２の反射を低減するように、反射防止層として機能する。前述したように、レジスト層２０７は、フォトリソグラフィに適応される。つまり、特定の露光波長に適応され、層２０６および層２０５をパターニングするための後続のエッチプロセスの間に、所要の被覆を与えることができるように、レジスト層２０７の厚さを付加的に選択する。例えば、１９３ｎｍのリソグラフィ処理では、リソグラフィツールの焦点深度よってレジスト層の厚さを制限するので、２４８ｎｍのリソグラフィと比較すると、一般的に薄いレジスト層を必要とする。しかし、二酸化シリコン層２０６を形成するための、十分に制御可能な堆積処理によって、反射率、つまり、光線２２３および２２２の強度比を２％もしくは２％未満にまで低減することができる。同時に、上述した低温処理によって形成される二酸化シリコン層は、カーボン層２０５との十分に安定性のあるインターフェースを与えることが可能であり、また、層２０７のフォトレジストとカーボン層２０５の間に生じる全ての化学反応を確実に抑圧することも可能であるために、最終的に得られるパターン形成されたポリシリコンフィーチャの欠陥率を実質的に低減することができる。レジスト層２０７の露光および現像の後に、対応するレジストフィーチャの最終的に所望する横方向寸法を得るために、従来の化学エッチングを用いてレジストトリム処理を実行することが可能である。これは層２０６および層２０５をパターニングするためにエッチングマスクとして使用される。対応のエッチング法は公知であり、ブレイクスルーエッチステップと後続の異方性エッチプロセスによって、約３００ｎｍもしくは約３００ｎｍ未満の初期のレジスト層２０７の高さに、層２０６および層２０５をそれぞれパターン形成することができる。
図２ｅは、未だにカーボンエッチのハードマスクフィーチャ２０５Ａで覆われている複数のポリシリコンフィーチャ２０４Ａを示しており、一方で、実質的に所望の横方向寸法２０８Ａを示すポリシリコンフィーチャ２０４Ａを形成するためにポリシリコン層２０４をパターン形成するためのエッチプロセスの間に、キャップ層２０６の残留物はすでに“除去”済みである。所望の横方向寸法２０８Aが５０ｎｍ以下、例えば４５ｎｍ以下のポリシリコンフィーチャ２０４Ａを、１９３ｎｍのリソグラフィで、もしくは２４８ｎｍのリソグラフィでも製造できるように、低温のプラズマエンハンストＣＶＤプロセスにより、欠陥率、つまり、損傷した、または、仕様と一致しない、または、ポリシリコンの残留物を示す、または、横方向寸法が実質的に外れている、ポリシリコンフィーチャ２０４Ａの数を低減させる。フォトリソグラフィとエッチプロセスの仕様に応じて、１９３ｎｍのリソグラフィレジストを用いてテスト基板に作られたフィーチャ２０４Ａなどのポリシリコンフィーチャの欠陥率は、例えば、窒酸化シリコンのキャップ層などを使用した従来のプロセスフローで作られたフィーチャの約１０分の１未満である。欠陥率が非常に低減するのは、窒素と１９３ｎｍのレジストとの間の反応が引き起こすレジストの変質度が低減したためであると考えられる。
その結果、本発明は、適度に低い堆積速度によって高度に処理を制御可能な低温のプラズマ支援型ＣＶＤ処理によって二酸化シリコン層を形成するための、改良された技術を提供する。そのようにすることで二酸化シリコン層の光学特徴を下位のカーボン層に正確に適合させることができ、反射率が２％以下の効果的な反射防止膜としてともに機能する。更に、従来の手法と比較すると、低温ＰＥＣＶＤ法によって欠陥率が低減するために、処理のロバスト性を高め、かつ、２４８ｎｍまたは１９３ｎｍのリソグラフィに基づいて、デバイスを更に縮小することも可能となる。
本発明の更なる修正および変形は、本発明を読めば当業者には明らかであろう。従って、実施形態は例示的なものに過ぎず、また、本発明を実施する一般的な方法を当業者たちに教示するものである。本明細書に示され説明されている発明の形状は現在の好ましい実施形態として理解されたい。
本発明は微細構造で使用するキャップ層の製造プロセスに関する。従って、産業上の利用性は明らかである。
従来のプロセスフローにより、アモルファスカーボンのハードマスクによってポリシリコンラインフィーチャを形成するための様々な製造ステージ中の半導体デバイスの概略的断面図。 従来のプロセスフローにより、アモルファスカーボンのハードマスクによってポリシリコンラインフィーチャを形成するための様々な製造ステージ中の半導体デバイスの概略的断面図。 従来のプロセスフローにより、アモルファスカーボンのハードマスクによってポリシリコンラインフィーチャを形成するための様々な製造ステージ中の半導体デバイスの概略的断面図。 本発明の例示的実施形態により、低温で形成された二酸化シリコンのキャップ層を用いて、カーボンハードマスクによってポリシリコン層をパターニングするための様々な製造ステージにおける半導体構造の概略的断面図。 本発明の例示的実施形態により、低温で形成された二酸化シリコンのキャップ層を用いて、カーボンハードマスクによってポリシリコン層をパターニングするための様々な製造ステージにおける半導体構造の概略的断面図。 本発明の例示的実施形態により、低温で形成された二酸化シリコンのキャップ層を用いて、カーボンハードマスクによってポリシリコン層をパターニングするための様々な製造ステージにおける半導体構造の概略的断面図。 本発明の例示的実施形態により、低温で形成された二酸化シリコンのキャップ層を用いて、カーボンハードマスクによってポリシリコン層をパターニングするための様々な製造ステージにおける半導体構造の概略的断面図。 本発明の例示的実施形態により、低温で形成された二酸化シリコンのキャップ層を用いて、カーボンハードマスクによってポリシリコン層をパターニングするための様々な製造ステージにおける半導体構造の概略的断面図。

Claims (10)

  1. 二酸化シリコンキャップ層を形成する方法であって、
    基板（２０１）上にアモルファスカーボン層（２０５）を形成するステップと、
    約５〜５０ナノメータの範囲の厚さを有する前記キャップ層（２０６）を形成するために、約３７０℃以下の温度で前記アモルファスカーボン層（２０５）上に、プラズマ雰囲気（２２０）のＴＥＯＳから二酸化シリコン（２０６）を堆積するステップと、を含む方法。
  2. 前記二酸化シリコンは、約３３０℃以下の温度で堆積される、請求項１に記載の方法。
  3. 前記二酸化シリコンは、約２８０℃〜約３２０℃の範囲の温度で堆積される、請求項１に記載の方法。
  4. 前記二酸化シリコンは、約３００℃の温度で堆積される、請求項１に記載の方法。
  5. 前記プラズマ雰囲気の圧力を約４．５〜約６．５Ｔｏｒｒの範囲に調節して堆積速度を制御するステップを更に含む、請求項１に記載の方法。
  6. ＴＥＯＳの供給を毎分約６００ｍｇ以下に調節するステップを更に含む、請求項５に記載の方法。
  7. 前記ＴＥＯＳの供給を毎分約５５０ｍｇ〜約４５０ｍｇの範囲に調節する、請求項６に記載の方法。
  8. 前記ＴＥＯＳの供給を毎分約５００ｍｇに調節する、請求項７記載の方法。
  9. 反射防止層を形成する方法であって、
    基板（２０１）上にパターン形成される材料層（２０２）を形成するステップと、
    前記材料層（２０２）上に第１の厚さのアモルファスカーボン層（２０５）を形成するステップと、
    前記アモルファスカーボン層（２０５）上に、３７０℃以下の温度で、第２の厚さ（２０６ｂ）の二酸化シリコン層（２０６）を形成するステップと、を含み、
    約２％以下の特定の露光波長で反射率を生成するために前記第１および第２の厚さを選択する、方法。
  10. 前記第２の厚さを約５〜約５０ｎｍの範囲に調節する、請求項９に記載の方法。
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CN (1) CN100449689C (ja)
DE (1) DE10339988B4 (ja)
TW (1) TW200509258A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166732A (ja) * 2006-12-27 2008-07-17 Hynix Semiconductor Inc 半導体素子の製造方法
WO2011108188A1 (ja) * 2010-03-04 2011-09-09 信越半導体株式会社 Ｓｏｉウェーハの設計方法及び製造方法
WO2011108189A1 (ja) * 2010-03-04 2011-09-09 信越半導体株式会社 Ｓｏｉウェーハの設計方法及び製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7371695B2 (en) * 2006-01-04 2008-05-13 Promos Technologies Pte. Ltd. Use of TEOS oxides in integrated circuit fabrication processes
US20070231746A1 (en) * 2006-03-29 2007-10-04 Iordanoglou Dimitrios I Treating carbon containing layers in patterning stacks
US7787685B2 (en) * 2006-04-17 2010-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Extracting ordinary and extraordinary optical characteristics for critical dimension measurement of anisotropic materials
US7858514B2 (en) 2007-06-29 2010-12-28 Qimonda Ag Integrated circuit, intermediate structure and a method of fabricating a semiconductor structure
US8907385B2 (en) * 2012-12-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment for BSI image sensors
KR20150064330A (ko) * 2013-12-03 2015-06-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105063576A (zh) * 2015-08-24 2015-11-18 沈阳拓荆科技有限公司 一种采用teos源的低温镀膜方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201716A (ja) * 1993-12-29 1995-08-04 Sony Corp 半導体装置の製造方法および半導体装置
JPH08148569A (ja) * 1994-11-24 1996-06-07 Kawasaki Steel Corp 半導体装置
JPH1092740A (ja) * 1996-05-24 1998-04-10 Internatl Business Mach Corp <Ibm> 半導体装置の製造方法
JP2002026334A (ja) * 2000-07-12 2002-01-25 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置およびエレクトロルミネッセンス表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US45655A (en) * 1864-12-27 William h
US86509A (en) * 1869-02-02 Improvement in potato-digger
US5000113A (en) 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
EP0517627A1 (en) 1991-06-07 1992-12-09 Eastman Kodak Company Deposited carbon mask for dry etch processing of Si
KR950007478B1 (ko) * 1992-06-17 1995-07-11 금성일렉트론주식회사 메탈 마스크 공정시 광반사 감소방법
US5462898A (en) * 1994-05-25 1995-10-31 Georgia Tech Research Corporation Methods for passivating silicon devices at low temperature to achieve low interface state density and low recombination velocity while preserving carrier lifetime
US5681425A (en) * 1995-12-29 1997-10-28 Industrial Technology Research Institute Teos plasma protection technology
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
US6028014A (en) * 1997-11-10 2000-02-22 Lsi Logic Corporation Plasma-enhanced oxide process optimization and material and apparatus therefor
US6057226A (en) * 1997-11-25 2000-05-02 Intel Corporation Air gap based low dielectric constant interconnect structure and method of making same
JP3177968B2 (ja) * 1998-12-04 2001-06-18 日本電気株式会社 半導体装置及びその製造方法
US6673126B2 (en) * 1998-05-14 2004-01-06 Seiko Epson Corporation Multiple chamber fabrication equipment for thin film transistors in a display or electronic device
KR100343148B1 (ko) * 2000-11-10 2002-07-06 윤종용 반도체 소자의 콘택패드 형성방법
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
US6972255B2 (en) * 2003-07-28 2005-12-06 Freescale Semiconductor, Inc. Semiconductor device having an organic anti-reflective coating (ARC) and method therefor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201716A (ja) * 1993-12-29 1995-08-04 Sony Corp 半導体装置の製造方法および半導体装置
JPH08148569A (ja) * 1994-11-24 1996-06-07 Kawasaki Steel Corp 半導体装置
JPH1092740A (ja) * 1996-05-24 1998-04-10 Internatl Business Mach Corp <Ibm> 半導体装置の製造方法
JP2002026334A (ja) * 2000-07-12 2002-01-25 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置およびエレクトロルミネッセンス表示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166732A (ja) * 2006-12-27 2008-07-17 Hynix Semiconductor Inc 半導体素子の製造方法
WO2011108188A1 (ja) * 2010-03-04 2011-09-09 信越半導体株式会社 Ｓｏｉウェーハの設計方法及び製造方法
WO2011108189A1 (ja) * 2010-03-04 2011-09-09 信越半導体株式会社 Ｓｏｉウェーハの設計方法及び製造方法
JP2011187475A (ja) * 2010-03-04 2011-09-22 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの設計方法及び製造方法
JP2011187474A (ja) * 2010-03-04 2011-09-22 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの設計方法及び製造方法
US8741741B2 (en) 2010-03-04 2014-06-03 Shin-Etsu Handotai Co., Ltd. Method for designing SOI wafer and method for manufacturing SOI wafer

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Publication number Publication date
US7807233B2 (en) 2010-10-05
TW200509258A (en) 2005-03-01
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