KR100927852B1 - 접합 웨이퍼의 제조 방법 - Google Patents
접합 웨이퍼의 제조 방법 Download PDFInfo
- Publication number
- KR100927852B1 KR100927852B1 KR1020070090933A KR20070090933A KR100927852B1 KR 100927852 B1 KR100927852 B1 KR 100927852B1 KR 1020070090933 A KR1020070090933 A KR 1020070090933A KR 20070090933 A KR20070090933 A KR 20070090933A KR 100927852 B1 KR100927852 B1 KR 100927852B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- semiconductor wafer
- active layer
- bonded
- manufacturing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000001301 oxygen Substances 0.000 claims abstract description 38
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 43
- 239000013078 crystal Substances 0.000 claims description 26
- 238000010438 heat treatment Methods 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 18
- 238000005304 joining Methods 0.000 claims description 13
- 239000007789 gas Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 230000005661 hydrophobic surface Effects 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 abstract description 8
- 235000012431 wafers Nutrition 0.000 description 214
- 239000010410 layer Substances 0.000 description 88
- 239000000758 substrate Substances 0.000 description 44
- 239000010408 film Substances 0.000 description 24
- 230000000052 comparative effect Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000227 grinding Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
제1 반도체 웨이퍼와 제2 반도체 웨이퍼를, 절연막을 통하지 않고 직접 접합하는 공정과, 상기 제2 반도체 웨이퍼를 박막화하는 공정을 갖고, 상기 제1 반도체 웨이퍼와 제2 반도체 웨이퍼의 적어도 접합면을 포함한 표층 부분의 산소 농도는, 모두 1.0×1018(atoms/cm3,Old ASTM) 이하인 것을 특징으로 하는 접합 웨이퍼의 제조 방법.
반도체 웨이퍼, 산소 농도, 접합
Description
본 발명은, 활성층용 웨이퍼와 지지 기판용 웨이퍼를, 절연막을 통하지 않고 직접 접합하고, 활성층용 웨이퍼를 박막화함으로써 형성되는, 접합 웨이퍼의 제조 방법에 관한 것이다.
접합 웨이퍼란, 통상, 접합 SOI(Silicon On Insulator) 웨이퍼를 말한다. 접합 웨이퍼의 제조 방법으로서는, 예를 들면, 이하와 같은 방법이 있다. 비특허 문헌 1(UCS 반도체 기반 기술 연구회 편집, [실리콘의 과학], 가부시키가이샤 리아라이즈사, 1996년 6월 28일, p459-462)에 개시된 방법(연삭 연마법)에서는, 산화되지 않은 지지 기판용 웨이퍼와, 산화된 활성층용 웨이퍼를 접합한 후, 산화된 활성층용 웨이퍼 표면에 연삭 연마를 시행함으로써, 요구되는 두께로 박막화한다. 특허 문헌 1(일본공개특허공보 평5-211128호)에 개시된 이온 주입 분리법은, 활성층용 웨이퍼에, 수소 또는 헬륨 등의 경(輕)원소 이온을 소정의 깊이 위치에 주입하여 이온 주입층을 형성하는 공정과, 상기 활성층용 웨이퍼를 절연막을 통하여 지지 기판용 웨이퍼에 접합하는 공정과, 상기 이온 주입층에서 박리하는 공정과, 박리에 의해 노출되는 활성층 부분을 박막화하여, 소정 막두께의 활성층을 형성하는 공정 을 갖는다. 또한 소위 스마트 컷(smart cut(등록 상표))법에 의해, 접합 웨이퍼를 제조할 수 있다.
차세대 이후의 저소비 전력용 디바이스에 이용되는 웨이퍼로서, 예를 들면 특허 문헌 2(일본공개특허공보 2000-36445호)에 개시된 바와 같이, 활성층용 웨이퍼와 지지 기판용 웨이퍼의 계면에 절연막을 개재시키지 않은 신규의 접합 웨이퍼가 있다. 이 웨이퍼는 복합 결정면 기판의 제작 프로세스의 간소화 및 성능 개선의 점에서 유익한 웨이퍼로서 주목받고 있다. 특허 문헌 2에 기재된 방법에서는, 자연 산화막을 갖는 웨이퍼를 접합한 후, 활성층용의 웨이퍼를 박층화하고, 이어서 열처리를 행함으로써, 절연막을 통하지 않는 접합 계면을 형성한다.
그러나, 상기 특허 문헌 2의 방법으로 제조된 접합 웨이퍼는, 접합 웨이퍼의 제작 공정(특히, 열처리 공정)에 있어서, 접합 계면의 자연 산화막이 국소적으로 응집하여, 섬 형상의 산화물을 형성하고, 이들의 섬 형상 산화물이 접합 계면에 다수 잔류한다는 문제가 있었다. 이들의 산화물의 존재는, 디바이스 특성 열화의 원인이 되어, 디바이스 제작 공정에 있어서 결함의 핵이 되고, 칩 불량 등의 수율 저하를 일으킨다.
접합 계면의 섬 형상의 산화물을 저감시키기 위한 수단으로서는, 예를 들면, 특허 문헌 3(일본공개특허공보 평8-264398호)에 개시된 바와 같이, 접합 전의 각 웨이퍼를 HF 등의 용액에 침지하여, 표면의 자연 산화막을 제거하는 방법을 들 수 있다.
그러나, 특허 문헌 3의 방법에서는, 표면의 자연 산화막을 제거해도, 그 후 의 제작 프로세스(열처리 공정)에서 기판 내부의 산소가 접합 계면에 국소적으로 응축하여, 산화물이 되는 등의 문제가 있다. 그 때문에, 섬 형상의 산화물을 저감하는 효과는 불충분하다.
본 발명의 목적은, 활성층용 웨이퍼와 지지 기판용 웨이퍼를, 절연막을 통하지 않고 직접 접합하고, 활성층용 웨이퍼를 박막화함으로써 형성되는 접합 웨이퍼의 제조 방법에 있어서, 소정의 활성층용 웨이퍼와 지지 기판용 웨이퍼의 적어도 접합면을 포함하는 표층 부분의 산소 농도를 소정의 범위로 함으로써, 접합 계면에 있어서의 섬 형상의 산화물의 형성을 억제하는 것에 있다.
(발명의 요지)
본 발명의 제1 실시 형태는, 접합 웨이퍼의 제조 방법으로서,
제1 반도체 웨이퍼와 제2 반도체 웨이퍼를, 절연막을 통하지 않고 직접 접합하는 공정,
제2 반도체 웨이퍼를 박막화하는 공정을 갖고,
상기 제1 반도체 웨이퍼와 제2 반도체 웨이퍼의 적어도 접합면을 포함한 표층 부분의 산소 농도가, 모두 1.0×1018(atoms/cm3,Old ASTM) 이하인 것을 특징으로 하는 접합 웨이퍼의 제조 방법이다.
상기 제1 반도체 웨이퍼는 반도체 디바이스의 지지 기판을 구성하는 반도체 웨이퍼(지지 기판용 웨이퍼), 제2 반도체 웨이퍼는 반도체 디바이스의 활성층을 구성하는 반도체 웨이퍼(활성층용 웨이퍼)로 할 수 있다.
본 발명의 제2 실시 형태는, 상기 제1 실시 형태에 따른 접합 웨이퍼의 제조 방법으로서,
상기 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼는, 모두, Ar 또는 H2 가스 분위기 중에서 1100℃ 이상의 온도로 열처리를 시행한, 고온 어닐 웨이퍼(annealed wafer)인 것을 특징으로 하는 접합 웨이퍼의 제조 방법이다.
본 발명의 제3 실시 형태는, 상기 제1 실시 형태에 따른 접합 웨이퍼의 제조 방법으로서, 상기 제2 반도체 웨이퍼는, 절연층과 활성층을 갖는 SOI 웨이퍼이며, 이 SOI 웨이퍼의 활성층 중의 산소 농도가 1.0×1018(atoms/cm3,Old ASTM) 이하인 것을 특징으로 하는 접합 웨이퍼의 제조 방법이다.
본 발명의 제4 실시 형태는, 상기 제1, 제2 또는 제3 중 어느 한 실시 형태에 따른 접합 웨이퍼의 제조 방법으로서, 상기 접합 웨이퍼는, 제1 반도체 웨이퍼와 제2 반도체 웨이퍼의 결정 방위가 다른 것을 특징으로 하는 접합 웨이퍼의 제조 방법이다.
본 발명의 제5 실시 형태는, 상기 제1∼제4 중 어느 한 실시 형태에 따른 접합 웨이퍼의 제조 방법으로서, 상기 제1 반도체 및 제2 반도체 웨이퍼의 접합면은, 모두 소수성(疏水性) 표면인 것을 특징으로 하는 접합 웨이퍼의 제조 방법이다.
본 발명의 제6 실시 형태는, 상기 제1∼제5 중 어느 한 실시 형태에 따른 접합 웨이퍼의 제조 방법으로서, 상기 제2 반도체 웨이퍼의 박막화는, 이온 주입 분리법을 이용하여 행하는 것을 특징으로 하는 접합 웨이퍼의 제조 방법이다.
본 발명에 의하면, 소정의 활성층용 웨이퍼와 지지 기판용 웨이퍼의 적어도 접합면을 포함한 표층 부분의 산소 농도를 1.0×1018(atoms/cm3,Old ASTM) 이하로 억제하여 접합 웨이퍼를 제조할 수 있다. 이에 따라, 접합 계면에 있어서의 섬 형상의 산화물의 형성을 억제하는 것이 가능하게 되었다.
(발명의 실시하기 위한 최량의 형태)
본 발명에 따른 접합 웨이퍼의 제조 방법에 대하여 도면을 참조하면서 설명한다. 도1 은, 본 발명의 제조 방법에 의해 접합 웨이퍼를 제조하는 공정을 설명하기 위한 플로우 차트이다.
본 발명의 제조 방법은, 활성층용 웨이퍼(활성층용 반도체 웨이퍼)와 지지 기판용 웨이퍼(지지 기판용 반도체 웨이퍼)를, 절연막을 통하지 않고 직접 접합하는 공정과, 활성층용 웨이퍼를 박막화하는 공정을 갖는 접합 웨이퍼의 제조 방법이다. 상기의 공정을 포함한 방법에 따라 제조한, 종래의 접합 웨이퍼에서는, 그 후의 접합 웨이퍼의 제작 공정(열처리 공정)에 있어서, 접합 계면의 자연 산화막이 국소적으로 응집하여, 섬 형상의 산화물을 형성하고, 이들 섬 형상의 산화물이 접합 계면에 다수 잔류하는 문제가 있었다. 그래서, 본 발명자들은, 섬 형상의 산화물을 형성하는 메커니즘에 대하여 예의 연구를 거듭한 결과, 접합 계면에 절연막을 갖지 않는 경우라도, 활성층용 웨이퍼와 지지 기판용 웨이퍼의 적어도 접합면을 포 함한 표층 부분의 산소 농도를 낮게 하면, 접합 계면에 형성되는 섬 형상의 산화물의 사이즈가 작아져, 이 산화물의 개수가 저감되는 것을 발견했다.
본 발명의 구체적인 제조 방법에서는, 도1 에 나타내는 바와 같이, 통상의 상태로 자연 산화막(1)이 형성되어 있는 활성층용 웨이퍼(2) 및 지지 기판용 웨이퍼(3)를 준비한다(도1 의 A). 다음으로 이들의 웨이퍼에 소정의 처리를 시행함으로써, 적어도 접합면을 포함한 표층 부분, 매우 적합하게는 웨이퍼 표면 전체의 산소 농도가, 1.0×1018(atoms/cm3,Old ASTM) 이하로 억제된 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')를 형성한다(도1 의 B). 그 후, 활성층용 웨이퍼(2')를 지지 기판용 웨이퍼(3') 상에 접합하고(도1 의 C), 얻어진 접합 웨이퍼(4)의 활성층 부분(5)에 연삭 또는 박리를 시행한 후(도1 의 D), 연마기(6)를 이용하여 박막화 처리를 행한다(도1 의 E).
활성층용 웨이퍼(2) 및 지지 기판용 웨이퍼(3)에 사용하는 반도체 웨이퍼는, 실리콘 웨이퍼이어도 좋다. 또한, 단결정에서 잘려진 Si 웨이퍼 상에, 1 이상의 Si층, SiGe층 등을 형성한 다층 웨이퍼이어도 좋다. 또한 절연층과 반도체층을 갖는 SOI 웨이퍼이어도 좋다.
소정의 처리가 시행된 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')는, 모두, Ar, H2 또는 그들의 혼합 가스 분위기 중에서 1100℃ 이상의 온도에 의해 열처리를 시행한, 고온 어닐 웨이퍼인 것이 바람직하다. 상기 열처리를 시행함으로써, 활성층용 웨이퍼 및 지지 기판용 웨이퍼의 표면 근방의 산소가 외측으로 확산 하여, 웨이퍼 표면 근방의 산소 농도를 1.0×1018(atoms/cm3,Old ASTM) 이하로 할 수 있다.
따라서, 본 발명의 접합 웨이퍼의 제조 방법은, 활성층용 웨이퍼와 지지 기판용 웨이퍼에 Ar, H2, 또는 Ar과 H2의 혼합 가스 분위기 중에서 1100℃ 이상의 온도로 열처리하는 공정을 포함해도 좋다. 열처리 온도는 1100℃∼1250℃의 범위로 하는 것이 바람직하다. 열처리 온도가 1100℃보다 낮은 경우, 산소의 외측으로의 확산 효과가 충분히 얻어지지 않는다. 한편, 불필요한 손상을 피하기 위해서는, 열처리 온도는 1200℃ 이하로 하는 것이 바람직하다. 보다 바람직한 온도 범위는 1100∼1150℃이다. 열처리의 시간은, 10분∼2시간 정도가 바람직하다.
활성층용 웨이퍼(2) 및 지지 기판용 웨이퍼(3)로서, 결정 결함이 없는 웨이퍼를 이용해도 좋다. 결정 결함이 없는 웨이퍼에 상기의 열처리를 시행하여, 표면 근방의 산소 농도를 저하시킴으로써, 웨이퍼 표면의 산소 농도가 1.0×1018(atoms/cm3,Old ASTM) 이하로, 또한 결정 결함이 적은 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')를 얻을 수 있다.
소정의 처리가 시행된 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')로서, 에피택셜 웨이퍼를 이용해도 좋다. 에피택셜 웨이퍼의 에피택셜층에 있어서의 표면 근방의 산소 농도는 통상의 벌크(bulk) 웨이퍼 등에 비하여 낮아, 1.0×1018(atoms/cm3,Old ASTM) 이하이다. 그 때문에, 에피택셜 웨이퍼를 이용하면, 고 온 가스 분위기 중에서의 열처리를 시행할 필요가 없다.
따라서, 본 발명의 접합 웨이퍼의 제조 방법은, 활성층용 웨이퍼의 재료 웨이퍼와, 지지 기판용 웨이퍼(3')의 재료 웨이퍼의 표면에 에피택셜층을 형성하는 공정을 포함하고 있어도 좋다.
상기 활성층용 웨이퍼는, 절연층과, 활성층(반도체 디바이스에 있어서의 활성 영역을 구성하는 반도체층)을 갖는 SOI 웨이퍼이며, 이 SOI 웨이퍼의 활성층 중의 산소 농도가 1.0×1018(atoms/cm3,Old ASTM) 이하인 것이 바람직하다. 이 경우, 접합 후의 박막화 공정(도1 의 공정D)에 있어서, 활성층용 웨이퍼로 이용한 SOI 웨이퍼의 절연막층을 연마나 에칭의 스톱층으로 할 수 있다. 활성층 중의 산소 농도를 저감시키는 방법으로서는, 예를 들면, 상기한 Ar 가스 분위기 중에서의 열처리 등의 방법을 들 수 있다.
상기 접합 웨이퍼(4)에 있어서는, 활성층용 웨이퍼(2')와 지지 기판용 웨이퍼(3')에 다른 결정 방위의 웨이퍼를 이용할 수 있다. 접합 계면에서의 결정 방위가 다르다는 것은, 예를 들면, (110) 결정(접합에 이용하는 표면이 (100)면인 결정)과 (100) 결정의 접합이나, (111) 결정과 (100) 결정의 접합을 말한다. 웨이퍼의 결정 방위는, 실리콘 단결정을 인상하는 단계에서, 인상 축방향(결정 성장 방향)이 소정의 결정 방위로 되는 단결정(단결정 잉곳)을 육성하여, 얻어진 단결정에서 웨이퍼를 잘라냄으로써 조정할 수 있다.
상기 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')의 접합면을, 모두 소 수성 표면으로 하면 더욱 유효하다. 이 경우, 표층 부분의 산소 농도가, 모두 1.0×1018(atoms/cm3,Old ASTM) 이하인 상기 활성층용 웨이퍼(2')와 지지 기판용 웨이퍼(3')의 접합면의 산화막을 추가로 제거할 수 있다. 그 때문에, 산소 농도가 더욱 저하하여, 섬 형상 산화물의 발생을 저감시키는 효과가 있다. 여기서 말하는 소수성 표면이란, 자연 산화막이 존재하지 않는 상태의 표면을 말하며, 예를 들면, HF 용액중에 웨이퍼를 침지시켜 자연 산화막을 제거한 표면이다.
따라서, 본 발명의 접합 웨이퍼의 제조 방법은, 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')의 표면 소수화 처리 공정을 포함해도 좋다. 표면 소수화 처리 공정은, 예를 들면, 웨이퍼를 HF 용액에 침지시켜, 자연 산화막을 제거하는 공정이라도 좋다.
활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')를 접합하는 방법으로서는, 종래와 동일한 방법을 이용해도 좋다. 예를 들면, 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')를 접합하여, 소정의 온도(예를 들면, 1100∼1200℃)에서 열처리를 시행함으로써, 2매의 웨이퍼를 구성하는 반도체 재료가, 접합 계면에 있어서 공유 결합을 생기게 하여, 활성층용 웨이퍼(2') 및 지지 기판용 웨이퍼(3')가 접합된다.
상기 접합 웨이퍼(4)의 활성층(5)의 박막화(도1D)의 방법은, 특별히 한정되지 않으며, 활성층용 웨이퍼(2')를 연삭 또는 박리시켜, 두께을 얇게 할 수 있는 처리이면 좋다. 박막화의 방법으로서는, 이온 주입 분리법을 이용하여 행하는 것 이 바람직하다. 이온 주입 분리법에서는, 박리한 잔부를 재이용할 수 있기 때문에 비용 퍼포먼스(performance)가 우수하고, 연삭 등을 시행하는 일 없이 접합 웨이퍼의 막두께 균일성을 확보할 수 있는 등의 이점이 있다. 이온 주입 분리법에서는, 접합 전에 활성층용 웨이퍼(2')에 수소 가스, 헬륨 가스 등의 경원소 가스를 주입하여, 활성층용 웨이퍼(2')의 표면으로부터 일정한 깊이의 위치에 이온 주입층을 형성한다. 다음으로, 지지 기판용 웨이퍼(3')와, 활성층용 웨이퍼(2')를 접합한 후, 450℃∼600℃, 바람직하게는 500℃ 정도의 열처리를 시행하여, 이온 주입층에서 활성층용 웨이퍼를 박리시킨다.
상기 접합 웨이퍼의 활성층(5)의 막두께는, 박막화에 의해 50nm∼100nm로 되는 것이 바람직하다.
본 발명에 있어서의 접합 전의 활성층용 웨이퍼 및 지지 기판용 웨이퍼 표면의 산소 농도는, 1.0×1018(atoms/cm3,Old ASTM) 이하로 규정된다. 접합 전의 활성층용 웨이퍼 및 지지 기판용 웨이퍼 표면의 산소 농도는, 1.0×1017(atoms/cm3,Old ASTM) 이하로 하는 것이 바람직하다. 이 경우, 섬 형상 산화물의 개수를 더욱 저감할 수 있다. 산소 농도는 낮을수록 매우 적합하며, 하한치는 특별히 한정하지 않는다. 단, 현시점에서 실제로 제작할 수 있는 웨이퍼의 표면 산소 농도의 하한치는, 1.0×1015(atoms/cm3,Old ASTM) 정도라고 생각된다.
본 발명에서는, 접합에 이용하는 활성층용 웨이퍼 및 지지 기판용 웨이퍼에 있어서, 접합면의 최표면에서 깊이 0.5㎛ 까지의 부분, 바람직하게는 최표면에서 깊이 1㎛ 까지의 부분을 산소 농도 1.0×1018(atoms/cm3,Old ASTM) 이하로 하는 것이 바람직하다. 이에 의해, 접합시의 열처리 등에 의해 웨이퍼 내부의 산소가 계면에 응집할 가능성을 저감시켜, 섬 형상 산화물의 개수를 보다 저감할 수 있다. 표면에서 깊이 1㎛ 이상의 부분도 산소 농도 1.0×1018(atoms/cm3,Old ASTM) 이하로 하는 것이, 더욱 바람직하다.
전술한 바는, 본 발명의 실시 형태의 일 예를 나타냄에 지나지 않으며, 청구 범위에 있어서 여러가지의 변경을 더할 수 있다. 예를 들면, 상기의 기재에서는, 지지 기판용 웨이퍼와 활성층용의 웨이퍼를 접합하는 경우에 대하여 설명했지만, 본 발명의 방법을 이용하여 2매의 반도체 웨이퍼를 접합한 후, 다른 반도체층을 형성하는 것도 가능하다.
(실시예 1)
직경이 300mm, 웨이퍼면의 결정 방위가 (100)이며, 표면 산소 농도가 1.3×1018(atoms/cm3,Old ASTM)인 2매의 동일한 실리콘 웨이퍼를, 활성층용 웨이퍼 및 지지 기판용 웨이퍼로서 준비했다. 양 웨이퍼의 표면 산소 농도가 1.0×1016(atoms/cm3,Old ASTM)이 되도록, Ar 가스 분위기에서 1100℃의 열처리(Ar 어닐)를 시행했다. 그 후, 열처리를 시행한 2매의 고온 어닐 웨이퍼를 절연막을 통하지 않고 직접 접합하고, 접합 강도를 개선하기 위해 1100℃의 열처리를 시행했다. 활성층측의 웨이퍼를 연삭·연마에 의해, 활성층의 막두께를 100nm 이하로 박막화했 다.
(실시예 2)
실시예 2에서는, 활성층용 웨이퍼로서, 활성층의 산소 농도를 Ar 가스 분위기에서 1100℃의 열처리를 시행함으로써 1.0×1018(atoms/cm3,Old ASTM)로 조정한 SOI 웨이퍼를 이용한 것 및, Ar 어닐을 행하지 않는 것 이외에는, 실시예 1과 동일한 공정으로 접합 웨이퍼를 제조했다.
(실시예 3)
실시예 3에서는, 웨이퍼면의 결정 방위가 (100)면의 웨이퍼를 지지 기판용 웨이퍼로 사용하고, 웨이퍼면의 결정 방위가 (110)면의 웨이퍼를 활성층용 웨이퍼로 사용했다. 2매의 웨이퍼의 표면 산소 농도는, 원료가 되는 단결정을 인상하는 단계에서, 도가니의 회전을 조정하여 인상을 행함으로써, 1.0×1018(atoms/cm3,Old ASTM)으로 조정했다. Ar 어닐은 행하지 않았다. 상기 이외에는, 실시예 1과 동일한 공정으로 접합 웨이퍼를 제조했다.
(실시예 4)
실시예 4에서는, 원료가 되는 단결정을 인상하는 단계에서, 도가니의 회전을 조정하여 인상을 행함으로써, 표면 산소 농도를 1.0×1018(atoms/cm3,Old ASTM)로 조정한 2매의 웨이퍼를 이용한 것, Ar 어닐을 행하지 않는 것 및, 접합 전에 활성층용 웨이퍼 및 지지 기판용 웨이퍼를 용적비로 하여, HF: 1%, H20:99% 의 HF 용액 중에 침지시키는 것 이외에는, 실시예 1과 동일한 공정으로 접합 웨이퍼를 제조했다.
(비교예 1)
비교예 1에서는, 표면 산소 농도가 1.1×1018의 실리콘 웨이퍼를, 활성층용 웨이퍼 및 지지 기판용 웨이퍼로서 이용하고, Ar 가스 분위기에서의 열처리를 행하지 않는 것 이외에는, 실시예 1과 동일한 공정으로 접합 웨이퍼를 제조했다.
(평가 방법)
상기에서 제작한 각 접합 웨이퍼의, 접합 계면에 형성되는 섬 형상 산화물의 1cm2 당 평균 개수를 광학 현미경으로 계측하고, 산화물의 사이즈를 레이저 현미경으로 계측했다. 섬 형상의 산화물의 수 및 사이즈의 관찰 결과를 도2a-d 에 나타낸다. 실시예 및 비교예에 있어서의 섬 형상 산화물의 1cm2 당 평균 개수 및, 크기의 계측 결과를 표1 에 나타낸다.
| 섬 형상 산화물의 평균 개수 (개) | 섬 형상 산화물의 사이즈 (㎛) | |
| 실시예 1 | 2.5개/cm2 | 500∼1000 |
| 실시예 2 | 2.5개/cm2 | 500∼800 |
| 실시예 3 | 2.5개/cm2 | 200∼500 |
| 실시예 4 | 2.5개/cm2 | 100∼200 |
| 비교예 1 | 5개/cm2 | 1500∼2000 |
표1 의 결과로부터, 웨이퍼의 표면 산소 농도를 1.0×1018 이하로 한 실시예 1∼4는, 섬 형상의 산화물의 수 및 그 크기의 모두에 대해서도, 산소 농도가 1.0×1018을 초과하는 웨이퍼로 이루어지는 비교예 1보다도 양호한 수치를 얻고 있는 것을 알았다. 또한, 실시예 1∼4 중에서는, 접합 계면을 소수성 표면으로 한 실시예 4가, 섬 형상의 산화물의 억제 효과가 현저하다는 것을 알았다.
본 발명에 의하면, 활성층용 웨이퍼와 지지 기판용 웨이퍼를, 절연막을 통하지 않고 직접 접합하고, 활성층용 웨이퍼를 박막화함으로써 형성되는 접합 웨이퍼의 제조 방법에 있어서, 소정의 활성층용 웨이퍼와 지지 기판용 웨이퍼의 적어도 접합면을 포함한 표층 부분의 산소 농도가 1.0×1018(atoms/cm3,Old ASTM) 이하인 것을 특징으로 하는 접합 웨이퍼의 제조 방법을 제공할 수 있다. 이에 따라, 접합 계면에 있어서의 섬 형상의 산화물의 형성을 억제하는 것이 가능하게 되었다.
이상, 본 발명의 바람직한 실시예를 설명했지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 범위에서, 구성의 부가, 생략, 치환 및, 그 외의 변경이 가능하다. 본 발명은 전술한 설명에 의해 한정되는 것은 아니며, 첨부한 특허청구범위에 의해서만 한정된다.
도1 은, 본 발명의 제조 방법에 의해 접합 웨이퍼를 제조하는 공정을 설명하기 위한 플로우 차트이다. A는 활성층용 웨이퍼 및 지지 기판용 웨이퍼를 나타낸다. B는 아르곤 가스 또는 수소 가스 분위기 중에서의 열처리 및/또는 HF 용액에 의한 산화막 제거를 시행한 활성층용 웨이퍼 및 지지 기판용 웨이퍼를 나타낸다. C는 B에 나타내는 양(兩) 웨이퍼를 접합한 상태를 나타낸다. D는 활성층용 웨이퍼의 일부를 연삭 또는 박리시킨 후의 접합 웨이퍼의 상태를 나타낸다. E는 접합 웨이퍼 활성층의 연마 상태를 나타낸다.
도2a-e 는, 실시예 1∼4 및 비교예 1의 접합 웨이퍼의 접합 계면에 형성하는 섬 형상의 산화물을, 레이저 현미경을 이용하여 관찰했을 때의 사진이다. 도2a 는 실시예 1, 도2b 는 실시예 2, 도2c 는 실시예 3, 도2d 는 실시예 4, 도2e 는 비교예 1의 관찰 결과를 나타낸다.
Claims (8)
- 접합 웨이퍼의 제조 방법으로서,제1 반도체 웨이퍼 및 제2 반도체 웨이퍼에, 모두, Ar 또는 H2 가스 분위기 중에서 1100℃∼1150℃의 온도에서의 열처리를 10분∼2시간의 유지시간 행하는 고온 어닐 공정과,상기 제1 반도체 웨이퍼와 제2 반도체 웨이퍼를, 절연막을 통하지 않고 직접 접합하는 공정과,상기 제2 반도체 웨이퍼를 박막화하는 공정을 갖고,상기 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼는, 인상법에 의해 형성된 단결정에서 잘라낸 것으로,상기 고온 어닐 공정에 의해, 상기 제1 반도체 웨이퍼와 제2 반도체 웨이퍼의 접합면의 표면 산소 농도는, 모두 1.0×1017(atoms/cm3,Old ASTM) 이하로 되고, 상기 제1 반도체 웨이퍼와 제2 반도체 웨이퍼의 접합면으로부터 깊이 0.5㎛ 까지의 부분의 산소 농도가 모두 1.0×1018(atoms/cm3,Old ASTM) 이하로 되는 것을 특징으로 하는 접합 웨이퍼의 제조 방법.
- 삭제
- 제1항에 있어서,상기 제2 반도체 웨이퍼는, 절연층과 활성층을 갖는 SOI 웨이퍼이며, 이 SOI 웨이퍼의 활성층 중의 산소 농도가 1.0×1018(atoms/cm3,Old ASTM) 이하인 것을 특징으로 하는 접합 웨이퍼의 제조 방법.
- 제1항 또는 제3항에 있어서,상기 접합 웨이퍼는, 상기 제1 반도체 웨이퍼와 제2 반도체 웨이퍼의 결정 방위가 다른 것을 특징으로 하는 접합 웨이퍼의 제조 방법.
- 제1항 또는 제3항에 있어서,상기 제1 반도체 및 제2 반도체 웨이퍼의 접합면은, 모두 소수성 표면인 것을 특징으로 하는 접합 웨이퍼의 제조 방법.
- 제1항 또는 제3항에 있어서,상기 제2 반도체 웨이퍼를 박막화하는 공정은, 이온 주입 분리법을 이용하여 행하는 것을 특징으로 하는 접합 웨이퍼의 제조 방법.
- 삭제
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006251252A JP2008072049A (ja) | 2006-09-15 | 2006-09-15 | 貼り合わせウェーハの製造方法 |
| JPJP-P-2006-00251252 | 2006-09-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080025310A KR20080025310A (ko) | 2008-03-20 |
| KR100927852B1 true KR100927852B1 (ko) | 2009-11-23 |
Family
ID=38963226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070090933A KR100927852B1 (ko) | 2006-09-15 | 2007-09-07 | 접합 웨이퍼의 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7902043B2 (ko) |
| EP (1) | EP1901340A1 (ko) |
| JP (1) | JP2008072049A (ko) |
| KR (1) | KR100927852B1 (ko) |
| CN (1) | CN101145512A (ko) |
| SG (1) | SG141381A1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9165720B2 (en) * | 2011-04-11 | 2015-10-20 | The Yokohama Rubber Co., Ltd. | Conductive polymer/porous carbon material composite and electrode material using same |
| JP6614066B2 (ja) * | 2016-08-22 | 2019-12-04 | 株式会社Ｓｕｍｃｏ | シリコン接合ウェーハの製造方法 |
| WO2018096642A1 (ja) * | 2016-11-25 | 2018-05-31 | 新電元工業株式会社 | 半導体装置の製造方法及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307747A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| US20040087109A1 (en) * | 2002-08-29 | 2004-05-06 | Mccann Paul Damien | Method for direct bonding two silicon wafers for minimising interfacial oxide and stresses at the bond interface, and an SOI structure |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597804A (en) | 1981-03-11 | 1986-07-01 | Fujitsu Limited | Methods of forming denuded zone in wafer by intrinsic gettering and forming bipolar transistor therein |
| JPH0521128A (ja) | 1991-07-10 | 1993-01-29 | Shinko Electric Ind Co Ltd | アレスタ装置及びこれに用いるベントセイフリング |
| JP3175323B2 (ja) * | 1991-08-26 | 2001-06-11 | 株式会社デンソー | 半導体基板の製造方法 |
| JPH08264398A (ja) | 1995-03-20 | 1996-10-11 | Mitsubishi Materials Corp | シリコン半導体ウェーハの製造方法 |
| JPH08264397A (ja) * | 1995-03-23 | 1996-10-11 | Mitsubishi Materials Corp | シリコン半導体ウェーハ及びその製造方法 |
| JP3085184B2 (ja) * | 1996-03-22 | 2000-09-04 | 住友金属工業株式会社 | Ｓｏｉ基板及びその製造方法 |
| EP0889510B1 (en) | 1996-06-28 | 2007-08-15 | Sumco Corporation | Method and device for heat-treating single-crystal silicon wafer, single-crystal silicon wafer, and process for producing single-crystal silicon wafer |
| JP3697106B2 (ja) * | 1998-05-15 | 2005-09-21 | キヤノン株式会社 | 半導体基板の作製方法及び半導体薄膜の作製方法 |
| JP4273540B2 (ja) | 1998-07-21 | 2009-06-03 | 株式会社Ｓｕｍｃｏ | 貼り合わせ半導体基板及びその製造方法 |
| JP2000178098A (ja) | 1998-12-15 | 2000-06-27 | Sony Corp | シリコンウエハの熱処理方法 |
| US7157119B2 (en) * | 2002-06-25 | 2007-01-02 | Ppg Industries Ohio, Inc. | Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates |
| JP4830290B2 (ja) * | 2004-11-30 | 2011-12-07 | 信越半導体株式会社 | 直接接合ウェーハの製造方法 |
-
2006
- 2006-09-15 JP JP2006251252A patent/JP2008072049A/ja active Pending
-
2007
- 2007-09-07 KR KR1020070090933A patent/KR100927852B1/ko not_active IP Right Cessation
- 2007-09-13 CN CNA2007101547330A patent/CN101145512A/zh active Pending
- 2007-09-14 SG SG200708568-1A patent/SG141381A1/en unknown
- 2007-09-14 US US11/855,959 patent/US7902043B2/en not_active Expired - Fee Related
- 2007-09-14 EP EP07018101A patent/EP1901340A1/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307747A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| US20040087109A1 (en) * | 2002-08-29 | 2004-05-06 | Mccann Paul Damien | Method for direct bonding two silicon wafers for minimising interfacial oxide and stresses at the bond interface, and an SOI structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080070377A1 (en) | 2008-03-20 |
| JP2008072049A (ja) | 2008-03-27 |
| KR20080025310A (ko) | 2008-03-20 |
| SG141381A1 (en) | 2008-04-28 |
| CN101145512A (zh) | 2008-03-19 |
| EP1901340A1 (en) | 2008-03-19 |
| US7902043B2 (en) | 2011-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6650463B2 (ja) | 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 | |
| US7586154B2 (en) | Method for fabricating a substrate with useful layer on high resistivity support | |
| KR100874724B1 (ko) | 접합 웨이퍼의 제조방법 | |
| JP5926527B2 (ja) | 透明ｓｏｉウェーハの製造方法 | |
| JP6168143B2 (ja) | ハイブリッド基板の製造方法 | |
| EP2402983B1 (en) | Method for manufacturing soi wafer | |
| JP2010538459A (ja) | 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用 | |
| JP2002305292A (ja) | Ｓｏｉウエーハおよびその製造方法 | |
| JP2005311199A (ja) | 基板の製造方法 | |
| KR100927852B1 (ko) | 접합 웨이퍼의 제조 방법 | |
| KR20050047505A (ko) | Ｓｏｉ 웨이퍼의 제조방법 | |
| EP2804202B1 (en) | Method for manufacturing a thermally oxidized heterogeneous composite substrate | |
| JP2011029594A (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ | |
| EP3370249B1 (en) | Bonded soi wafer manufacturing method | |
| KR100898534B1 (ko) | 접합 웨이퍼 및 접합 웨이퍼의 제조 방법 | |
| WO2022091831A1 (ja) | 貼り合わせウェーハ用の支持基板の製造方法、および貼り合わせウェーハ用の支持基板 | |
| JP2004087767A (ja) | Ｓｏｉウエーハの製造方法 | |
| JP2005064340A (ja) | Ｓｏｉウェーハ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121105 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |