JP2004513517A - ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法 - Google Patents
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Abstract
本発明の方法は、ターゲット基板（１５）に結合された少なくとも一の薄層を備えた積層構造を作製する方法において、（ａ）初期基板（１）から始めて薄層（７）を形成する段階であって、この薄層（７）は第１の接触面と称する自由面（８）を有するものであるところの段階と、（ｂ）第１の接触面を介在支持体（１０）の面（１１）に結合接触させる段階であって、得られる構造は後の初期基板の薄化と両立するものであるところの段階と、（ｃ）第２の接触面と称する薄層の自由面（１４）でありかつ第１の接触面（８）の反対側の面を露出するために、前記初期基板（１）を薄化する段階と、（ｄ）ターゲット基板（１５）の面を第２の接触面（１４）の少なくとも一部に結合接触させる段階であって、得られる構造は後の介在支持体の全て又はその一部の除去と両立するものであるところの段階と、（ｅ）前記積層構造を得るために介在支持体（１０）の少なくとも一部を除去する段階と、を備える。
Description
【０００１】
【発明の属する技術分野】
本発明は、ターゲット基板に結合する薄層を備えた積層構造の作製方法に関するものである。本発明は特に半導体分野の応用可能である。
【０００２】
【従来の技術及び発明が解決しようとする課題】
仏国特許出願第２，６８１，４７２号明細書（米国特許第５，３７４，５６４号明細書）は、半導体材料から成る薄膜を製造する方法を開示する。この特許明細書は、半導体材料から成る基板に希ガス及び／又は水素を注入することによって、注入されたイオンの平均侵入深さとほぼ等しい深さにマイクロキャビティ又はマイクロバブル（若しくはマイクロ小板）を含む弱化した層を形成することがあることを開示する。この基板の注入面は、補剛材（スチフナー）として作用する支持体への密接をもたらす。さらに、十分な高温で熱処理を実施して、半導体基板を２つの部分、すなわち、補剛材に結合した半導体薄膜と供与基板若しくは支持体として再利用されてもよい半導体基板の残りと分離若しくは破面（裂け、割れ、フラクチャー）の原因となるマイクロキャビティ若しくはマイクロバブルの間の相互作用（若しくは融合）を誘起し得る。分離は、マイクロキャビティ若しくはマイクロバブルが存在する位置、言い替えると、マイクロキャビティの層に沿って生じる。熱処理は、注入によって形成されたマイクロキャビティ若しくはマイクロバブルの間の相互作用は薄膜と基板の残りとの間の分離を生じるように行われる。従って、補剛材がこの薄膜についての支持体として作用する限り、初期の基板から薄膜の移動（トランスファー）がある。
【０００３】
イオン注入は、前に定義した化合物の単体若しくは組合せを導入する手段を意味する。例を挙げると、イオンボンバードメント、拡散等がある。
【０００４】
この工程は、結晶であると否とによらない半導体材料（導体若しくは誘電体材料）以外の固体材料から成る薄膜の製造に用いてもよい。この膜は単層又は多層であってもよい（例えば、仏国特許出願第２，７４８，８５０号明細書を参照されたい）。
【０００５】
この製法では、酸化層で被覆されたシリコン基板上にシリコン膜を移す（トランスファー）ことによって、小板、例えば、電子的性質のＳＯＩウェハーを魅力的な価格で製造するのに用いることができる。
【０００６】
Ｅ．Ｃ．Ｓ．Ｐｒｏｃ．の第９９−３巻第１７３頁に掲載されたモリシュ（Ｈ．ＭＯＲＩＣＥＡＵ）らによる文献“高品質ＳＯＩ膜に使用される新しいキャラクタリゼーション法（Ａ ｎｅｗ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｐｒｏｃｅｓｓ ｕｓｅｄ ｔｏ ｑｕａｌｉｔｙ ＳＯＩ ｆｉｌｍｓ）”は、このタイプの製法で製造したＳＯＩウェハーが酸化シリコン基板上に結合することができることを開示している。選択的化学的攻撃（例えば、ＨＦを用いて）によってシリコン基板がＳＯＩウェハー及びその酸化層から除去されて転化（反転）シリコン膜を有する他のＳＯＩウェハーである。というのは、この膜の自由面は最初のＳＯＩウェハーの埋没酸化層に結合された面である。シリコン膜の欠陥を検査することが可能なので、この手順を用いた。この研究の目的は、新しい構造を作ることではなくて膜の内部の欠陥の位置を特定することだった。
【０００７】
Ｅ．Ｃ．Ｓ．Ｐｒｏｃ．の第９７−２３巻第１１９頁に掲載されたスデュー（Ｍ．ＳＵＤＯＵ）らによる文献“ＳＩＭＯＸ小板のＳｉ／ＢＯＸ界面近傍の表面シリコンにおける欠陥の評価（Ｅｖａｌｕａｔｉｏｎ ｏｆ ｄｅｆｅｃｔｓ ｉｎ ｓｕｒｆａｃｅ Ｓｉ ｎｅａｒ Ｓｉ／ＢＯＸ ｉｎｔｅｒｆａｃｅ ｉｎ ＳＩＭＯＸ ｐｌａｔｅｌｅｔｓ）”及び、Ｅ．Ｃ．Ｓ．Ｐｒｏｃ．の第９５−７巻第１２頁に掲載されたオーバートン−ハーブ（Ａ．Ｊ．ＡＵＢＥＲＴＯＮ＝ＨＥＲＶＥ）らによる文献“ＳＩＭＯＸ技術及びウェハー結合への応用（ＳＩＭＯＸ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ ｔｏ ｗａｆｅｒ ｂｏｎｄｉｎｇ）”は、シリコン基板若しくはピュアシリカ基板上に直接ＳＩＭＯＸ工程を用いて得られたＳＯＩウェハーを結合する実験が開示されている。この製法は単一結合段階を含み、基板をＳＯＩウェハーから除去する段階が続く。この実験の目的もシリコン膜内の欠陥を検査することだった。同様なアプローチは、材料科学とエンジニアリング（Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ）の第Ｂ７３（２０００）巻第４２−４６頁に掲載されたフォーネル（Ｆ．ＦＯＵＲＮＥＬ）らによる文献“シリコンウェハー上に直接結合されたシリコン超薄膜（Ｕｌｔｒａ ｔｈｉｎ ｓｉｌｉｃｏｎ ｆｉｌｍｓ ｄｉｒｅｃｔｌｙ ｂｏｎｄｅｄ ｏｎｔｏ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ）”において、薄膜と単結晶シリコン基板とを接触させるときに形成された界面に転位のネットワークを形成するために用いられた。この文献は、本発明で示されるように積層構造において薄層を得る方法については何の情報も示していない。
【０００８】
仏国特許出願第２，７２５，０７４号明細書（米国特許第５，８６３，８３０号明細書）は、ターゲット基板に結合する半導体薄膜を備えた構造を作製する方法を開示している。はじめに、薄膜を第２の結合エネルギーによって最初の基板（初期基板）に結合する。従って、第１の結合エネルギーを越える剥離（引き剥がし）力を付与し、薄膜をターゲット基板に結合することによって、薄膜を初期基板からターゲット基板へ移す。次いで、この薄膜は中間（介在）基板又はマニュピュレータ基板によって移動してもよく、次いで剥離によって薄膜から分離してもよい。この製法では、薄膜に関連した異なる結合界面での結合エネルギーは連続した剥離ができるように十分制御しなければならない。
【０００９】
ＢＥＳＯＩとして公知の技術は、気体化合物の注入による薄膜の分離を用いない。主要な特徴のうちの一つは、通常シリコンから成る単結晶層を支持する間、化学的（選択的）攻撃を可能とする結晶停止層を用いることである。この停止層は単結晶層若しくはエピタキシャル成長層である。それは、ドープシリコン層、薄膜の性質とは異なる性質を有する結晶材料のエピタキシーによって得られる層（例えば、ＳｉｘＧｅ１−ｘ）、シリコン基板の固体（バルク）部から形成された多孔性の単結晶シリコン層であってもよい。この技術は、停止層上に単結晶膜を堆積することが必要な場合には、アモルファス停止層を用いることはできる。これは、中間基板の使用についての情報は提供していない。
【００１０】
直接法（直接工程、ダイレクトプロセス）と称され、仏国特許出願第２，６８１，４７２号明細書に記載され、さらに、水素注入、最終的な支持体への分子結合及び注入領域における及び／又はその近傍における分離に基づいた構造の薄層を作製する公知の方法を用いて、特定の特性を有する構造を得ることは困難であり、及び／又は、これらの構造は十分な品質を有するものは得ることができない。以下の場合には、この直接法は容易には適用できず、本発明で示した技術的解決法は簡単には適用されない。
【００１１】
第１の場合は、アモルファス層の表面に存在する結晶層と共に、積層された薄膜及び／又は超薄膜の構造を作製する方法に関する。第１の例は、固体シリコン支持体に結合する２０ｎｍ厚のＳｉＯ２膜上に、数１０ｎｍより薄い、例えば、２０ｎｍ厚のシリコン膜の作製である。結合欠陥はしばしば直接法における分離段階の間に露出する。これは、この方法が低温熱処理（例えば、５００℃以下）を含む分離段階を用いるときに立証することができる；この分離段階は機械的に補助されてもよいし、されなくてもよい。第２の例は、特定の特性を有する薄膜構造を、使用される基板の一を薄化中若しくは薄化後（例えば、直接法による薄化を用いて）に、前の熱処理の温度より高い温度での熱処理に曝す場合である。結合欠陥、例えば、気体によって膨張したバブルのようなものは、構造の質を損なう可能性がある。
【００１２】
第２の場合は、直接法を用いた分離段階の後の結合力が非常に低い構造の作製に関するものである。例えば、接触させる前のいくつかの表面準備状態（クリーニング、所定の表面ラフネスを生じるコンポーネント製造法のレベル）のため、最終支持体と移される膜の基板との間の結合は非常に小さいエネルギーで済む。直接法における分離段階は不可能である。
【００１３】
第３の場合は、熱膨張係数が非常に異なる材料の積層構造の製造に関するものである。移される膜が形成される材料と最終支持体の材料との間の熱膨張係数の差が高すぎる場合は、熱処理が結合に適用されるならば、直接法による分離の前に結合が壊れる。例えば、これは、熱膨張係数比が２であるシリコン及びサファイアの場合である。
【００１４】
第４の場合は、直接法を用いた分離段階後の結合力が低くなければならない、若しくは、非常に低い構造の製造に関するものである。積層構造の結合エネルギーについて、後に結合界面で分離できるように、直接法を用いた分離段階後に低いまま、できれば分離に要する力より低いままとなることが望ましいかもしれない。これは、特に複数の処理が結合界面を強化できるときに適用可能である。例えば、再利用できるように除去可能ターゲット基板に対応する第１の実施例では、９５０℃でＳＯＩ基板のシリコン表面膜の犠牲酸化による薄化は、ターゲット基板の積層構造の続く分離につながらない１Ｊ／ｍ２より大きな結合エネルギーの増大につながる。第１の例では、積層構造の分離については肯定的な点ではない化合物の熱拡散、局所的な酸化等は、層の全て若しくはその一部を処理することが必要であってもよい。というのは、これらの作動は結合エネルギーの強化に寄与する。例えば、構造に堆積を形成するのに要する場合には、最終構造における非常に低い結合エネルギーを有することも望ましく、この堆積は積層構造の全て若しくはその一部及びターゲット構造と比較して非常に応力を受けている。この弱い界面は応力蓄積領域として作用する。これは支持体整合応用である。
【００１５】
第５の場合は、ヘテロ材料から成る積層構造の製造に関するものである。異なる性質の材料、例えば、シリコン若しくは熱酸化物（種々の誘電体、金属材料、半導体、超伝導体等）の使用によって、直接法で立証された結合欠陥につながるかもしれない。例えば、窒化シリコン膜で被覆されたシリコン膜の、シリコン膜を被覆する窒化シリコン膜との結合によって、しばしば、直接法の分離段階中に容易に立証される結合欠陥を導入する。この場合には、膜は、上述の膜によって表面上に被覆された基板、膜、若しくは積層構造である。
【００１６】
第６の場合は、材料の相変化若しくは性質の変化が生じる積層構造に適用される。例えば、いくつかの材料は熱収支に整合しないため直接法では使用できない。シリコン膜、パラジウム膜及びシリコンウェハーから成る積層構造は、良好な結合を付与できる２００℃以上でシリサイドを形成する。結合は、より高温、例えば、その厚さを減じるのにシリコン膜を酸化するのに通常用いられる温度である９００℃以上では弱まる。他の例は、金属ミラーが分子結合によってシリコンシートに付加される光学的応用に適用される。この金属ミラーは数１０℃より高い温度では熱処理できず、そのため、分離工程で用いられる熱収支は不可能である。
【００１７】
直接法は、フロント面と称する特別の面の保存を含む積層膜構造を作製するために常に用いることができる。
【００１８】
この点では、得られた膜を研磨することが困難な積層構造の製造を第１の例として注目されたい。例えば、分離段階後の直接法によって薄化された構造の表面ラフネスが計画された応用に依存して低下される必要がある。シリコンの場合には、ラフネスにおけるこの低下は、化学機械的研磨（ＣＭＰ）によって従来通り得られてもよい。多くの材料、例えば、“堅い”材料では、この研磨は適切でないか（非効率）若しくは時間がかかり過ぎるか（製造コストが高い）のいずれかである。これは、例えば、サファイア、ＳｉＣ若しくはダイアモンド膜を用いて表面で終端された直接法を用いて薄化された構造の場合である。“堅い”膜の表面マイクロラフネスは、必要となる応用を満足するために低下しなければならない。このタイプの材料について、ＣＭＰによる研磨は実施するのに非常に時間がかかり、構造における研磨の均一性は制御が非常に困難である。エピタキシャルで準備されたタイプの品質が達成されるには、含まれる余分のコストは非常に高い。
【００１９】
膜の一つは２つの面上の一の異なる特徴を備えた積層構造の製造についても述べることができる。これは、直接法で得られた構造は分離段階後に使用される計画とは両立（整合）しない面を備える場合である。例えば、その極性の性質によって、単結晶ＳｉＣ膜は、一の面の表面は一の面上で主にシリコン原子から成り（Ｓｉ型面と称する）、他の面の表面は主に炭素原子から成る（Ｃ型面と称する）。ＳｉＣ上の継続するエピタキシー成長は、自由なＳｉ型面が使用可能であることを改訂している。しかしながら、例えば、直接法を用いたＳｉＣ膜の移動は、ひっくり返しによって、表面の性質の変化を伴う。最初の自由面はＳｉ型である。というのは、このタイプの面はＳｉＣで研磨するのが容易であり、分子結合によって結合を容易にするからである。従って、自由面は直接法による移動後はＣ型となる。ＧａＮについても同様である。
【課題を解決するための手段】
【００２０】
本発明は従来技術の欠点を克服し、いくつかの特定の性質を有する膜か、又は、特定の性質を有する少なくとも一の面を備えた膜のいずれかを備えた積層構造の作製手段を提供する。
【００２１】
本発明は、薄層がターゲット基板に結合され次いで薄化される直接法と異なり、薄層をターゲット基板に結合する前に初期基板をを薄化するならば、上述の全欠陥を回避することができるという発明者が見いだいた顕著な事実に基づいている。一の若しくは複数の介在支持体を、これらの結合の段階と薄化の段階を逆にするために使用する必要がある。
【００２２】
従って、本発明の目的は、以下の段階を含む、ターゲット基板へ結合された少なくとも一の薄層を備えた積層構造を作製する方法を提供することである：
ａ）初期基板から始めて、第１の接触面と称する自由面を有する薄層を形成する段階と、
ｂ）第１の接触面を介在支持体の面に結合接触させる段階であって、得られる構造は初期基板の後の薄化に両立（整合）するところの段階と、
ｃ）前記初期基板を薄化して第２の接触面と称する第１の接触面の逆の薄層の自由面を露出する段階と、
ｄ）ターゲット基板の面を第２の接触面の少なくとも一部に結合接触させる段階であって、得られる構造が介在支持体の全て若しくはその一部の後の除去に整合するところの段階と、
ｅ）前記積層構造を得るために、介在支持体の少なくとも一部を除去する段階。
【００２３】
段階ｃ）における薄化若しくは段階ｅ）における除去では、初期基板若しくは開示支持体を除去することができるいかなる技術を使用することもできる。特に、分離、（気体化合物の導入によって弱化した領域を形成することによる）破損、機械的及び／又は化学的攻撃。薄化及び除去の種類に依存して、基板及び支持体を再利用することが可能であってもよい。
【００２４】
一の特別の実施形態では、ターゲット基板は薄層のための一時的な支持体に過ぎず、方法における前記段階は完全に若しくは部分的に繰り返され、ターゲット基板は初期基板若しくは介在支持体として扱う。
【００２５】
本発明による方法は、所定の特性を有する積層構造、及び、特に技術コンポーネントレベルを有するスタックを得るに必要な回数だけ、一の支持体から他の支持体への薄層の移動のために用いることができる。
【００２６】
段階ｂ）及び／又は段階ｄ）における前記構造の整合性（両立性）は、段階ｃ）における薄化及び段階ｅ）における除去のそれぞれの間の結合欠陥を回避するために、大開ａ）において薄層を形成することによって得られる。この整合性は、前記薄層を作り上げる薄層及び／又は材料若しくは材料群の仕上げの厚さに因ってもよい。介在支持体及び／又は薄層に接触するターゲット基板の性質は、結果の構造における材料の相変化に関連したいかなる不整合を回避するように選択してもよい。
介在支持体及び／又は薄層に接触するターゲット基板の性質は、結果の構造における材料の異質性（不均一性）に関連したいかなる不整合を回避するように選択してもよい。介在支持体及び／又は薄層に接触するターゲット基板の性質は、介在支持体と薄層との間の熱膨張係数の差に関連したいかなる不整合を回避するように選択してもよい。この整合性を可能とするために、薄層及び／又は介在支持体及び／又はターゲット基板は接触面を有する少なくとも一の付加層を備えてもよい。この場合には、段階ｄ）の前に、付加層は少なくとも一のコンポーネントの全て及びその一部を備えてもよい。付加層は、酸化物若しくは多結晶シリコン若しくはアモルファスシリコンから成ってもよい。
【００２７】
段階ａ）とｃ）とは、薄層及び／又は介在支持体の第１の接触面のラフネスは、第２の接触面及び／又はターゲット面のそれぞれのラフネスよりも小さくなるように成っていてもよく、段階ｄ）の構造の整合性は、第２の接触面の薄層へ結合接触及び介在支持体の除去によって得られる。
【００２８】
段階ｂ）及び／又は段階ｄ）の前記整合性を達成する、薄層の第１の接触面及び／又は第２の接触面の結合接触は、結合接触を可能とする処理を用いることによる結果であってもよい。結合接触を可能とする処理は機械化学的及び／又はイオン研磨であってもよく、また、薄層及び介在支持体の対応する接触面の間の介在層の挿入、若しくは、熱処理、若しくは、化学的処理、若しくは、これらの処理の組合せを適用してもよい。処理は、構造の整合性のために、高温で行ってもよい。
【００２９】
好都合なことに、段階ｂ）及び／又は段階ｄ）は分子結合による結合接触をさせるものであってもよい。
【００３０】
薄層の第１の接触面の（表面の原子の性質に関わる）表面極性は、第２の接触面の表面極性と異なっていてもよく、段階ｄ）の構造の整合性は、薄層の第２の接触面をターゲット基板に接触させること、及び、自由面となる薄層の第１の面から介在支持体を除去することによって得られる。段階ｄ）で得られた構造の整合性は、段階ｅ）の後のターゲット基板の除去可能について適当な結合エネルギーによって、薄層の第２の接触面をターゲット基板に結合接触させることによって得られてもよい。この結合エネルギーは低いので好都合である。段階ｃ）及びｄ）の間に、薄層及び／又はターゲット基板の第２の接触層にエレメントを作製する中間段階を挿入してもよい。段階ｄ）の後に得られた構造は前記エレメントの存在に整合する。このエレメントはキャビティ又はコンポーネント（マイクロエレクトロニクス、オプトロニクス等）の全部若しくは一部であってもよく、ある表面トポロジーを有して成っていてもよい。段階ｄ）の前に、第２の接触面の少なくとも一の領域を孤立させるためにトリミング（調整）から成る中間段階を備えてもよい。ここで、段階ｄ）ではこれらの領域の少なくとも一をターゲット基板に結合接触させる。除去段階ｅ）の後に、ターゲット基板に結合接触しない層の領域が介在支持体上の残り、後に移動されてもよい。
【００３１】
段階ａ）は、材料の少なくとも一の層で被覆された基板から始めて行ってもよい。この場合、段階ｅ）の後、方法は段階ａ）において基板を被覆する材料層を除去することを含む段階を備えてもよい。
【００３２】
一の好適な実施形態では：
−段階ａ）は、前記第１の接触面に対応する面のうちの一を介して初期基板に気体化合物を導入することを含むものであって、これは、前記膜を初期基板の残りから分離しかつ段階ｃ）の間に初期基板の破損につながる弱化（弱くなった）層を形成するためであり、
−段階ｃ）は、弱化層で初期基板において破損を得るために好適な処理を行うことを含む。
【００３３】
この処理は熱的及び／又は機械的でもよい。初期基板は単層若しくは多層でもよい。特に、これはエピタキシャル層を備えてもよい。同じものをターゲット基板及び介在支持体に応用する。
【００３４】
一の実施形態では、介在支持体の少なくとも一部は、接触部（コンタクト）を形成後に薄層を介して、又は、薄層の第１の接触面と接触させる前若しくは後に介在支持体の接触面を介して、気体化合物の導入によって除去してもよく、この気体化合物の付加によって薄層の膜によって被覆され得る介在支持体の全て若しくは一部の除去を可能にする弱化層を形成する。この場合、介在支持体は例えば、新しい支持体として再利用される。
【００３５】
段階ｅ）の結果得られる積層構造は、第１の接触面の片側を薄化することが可能である。
【００３６】
方法は非常に良質のもの、従って、高コストの初期基板、例えば、３００ｍｍ径の単結晶シリコンを使用してもよい。介在支持体は、段階ｂ）において初期基板、例えば、ＳｉＯ２酸化膜で被覆された単結晶シリコン基板と両立し、ターゲット基板は多結晶又は初期基板におけるシリコンより質の低い単結晶シリコンンから成り、例えば、薄層は、初期基板を起源とする単結晶シリコン上の酸化シリコンを備える。同様に、ターゲット基板はシリコン以外でもよい。方法の終了時には、ターゲット基板上で得られる膜は非常に良好な品質を有する。さらに、初期基板は作製してもよく、介在支持体は再利用可能又は品質もしくはコストに依存して犠牲的であってもよい。さらに、ＳｉＣもしくはＧａＡｓ初期基板、ＳｉＣもしくはＧａＡｓ介在支持体、初期基板材料より低質のＳｉＣもしくはＧａＡｓターゲット基板を使用してもよく、薄層は初期基板を起源とするＳｉＣもしくはＧａＡｓを含む。
【００３７】
薄層は、Ｓｉ、ＧａＮ、ＳｉＣ、ＬｉＮｂＯ３、Ｇｅ、ＧａＡｓ、ＩｎＰ、サファイア及び半導体から成る群から選択された材料の層であってもよい。
【００３８】
本発明は、以下のような多くの利点を有する。
−良好な結晶品質を有する単結晶膜を移すことが可能である一方、介在支持体を薄化する停止層はアモルファス層である。
−リサイクル可能な介在支持体を、介在支持体のコスト（品質、性質等）が高ければ、例えば、結合エネルギーをチェックすることによって使用してもよい。多結晶ＳｉＣ介在支持体を使用して、高コスト及び／又は高品質の単結晶ＳｉＣ膜を移してもよい。例として、結合エネルギーは、薄層上又は介在支持体上に堆積されたＳｉＯ２付加層のラフネスをチェックすることによって制御してもよい。介在支持体の結合エネルギーを制御する代替として、この介在支持体の表面上に消費層（例えば、酸化物）をリサイクルのために用いることも可能である（剥離（リフトオフ）技術）。
−最終の埋込酸化物又は介在層（誘電体、金属等）の厚さを選択することが容易である。
−本発明の原理は、積層構造における膜の少なくとも一の膜においてシリコン以外の他の単結晶から成る層に応用してもよい。特に、本方法は、いかなる支持体上にサファイア、ＳｉＣ、ＧａＮ、ＬｉＮｂＯ３、Ｇｅ、ＧａＡｓ、ＩｎＰ膜ヲ形成するのに用いてもよい。
−これと同じ原理は、シリコン以外例えば、石英のターゲット基板のタイプ又はいかなる基板、好都合には低コスト基板（ガラス、プラスチック、セラミック等）に適用してもよい。
−本発明の方法は、例えば、ＩＩＩ−ＶＩ属、ＩＩ−ＶＩ属及びＩＶ属半導体膜のようないかなる半導体膜、又は、ダイアモンド、又は、窒化膜、又は、Ａｌ２Ｏ３、ＺｒＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、ＭｇＯ、ＹｂａｘＣｕｙＯｚ、ＳｉＯｘＮｙ、ＲｕＯ２等の他の材料、及び、特に圧電体、超伝導体、絶縁体、金属、焦電体、単結晶等に応用してもよい。
−本発明の方法は、極性特性を有する面を備えた材料に適用してもよい。
−本発明の方法は、例えば、複雑な多層構造を得るために繰り返して材料に適用してもよい。
−最終的な支持体上、例えば、シリコンのような単結晶膜についての作製原理を、最終支持体が少なくとも一の処理された層又は処理されない層を有する構造の用途において使用するのが好都合である。この移されるシリコンの単結晶膜は、コンポーネントを作製するために技術的段階の主題となる。繰り返されるならば、この原理をコンポーネントのレベルの３Ｄ積層のために用いることができる。
−本発明の方法は、特別な製法における複数の種類の非両立性を補償することができる。これを達成するには、一又は複数の介在支持体を使用する必要があってもよい。
−初期基板、ターゲット基板及び介在支持体が積層構造であってもよい。
【００３９】
【発明の実施の形態】
本発明は、非限定的な例として示す以下の記載を添付図面と共に読むことによって、理解がさらに容易となり、他の利点及び特徴的な構成が明らかになるだろう。
【００４０】
本発明の使用の複数の例を示す。それらの例は、本発明の実施形態として方法の変形例であり、結果として、我々は、例と図１から図６までの図面を用いて本発明の方法を概括することから始める。
【００４１】
図１は、初期基板を形成する７２５μｍ厚で２００ｍｍ径のシリコンウェハー１の断面図である。初期基板１の面２は、熱処理によって４００ｎｍ厚まで酸化し、酸化層３を形成する（図２参照）。基板１に多層を使用することもできる。
【００４２】
次の段階は、面２を通過し、従って図２で示した酸化層３を通過する気体化合物４によって初期基板１のイオン注入である。例えば、気体化合物４は７５ｋｅＶのエネルギーで約６×１０１６原子／ｃｍ２のドーズ量で注入される水素イオンであってもよい。これによって、面２に平行な面に弱化層５を誘起する。
【００４３】
面２と弱化層５との間の基板１の一部が膜６を形成する。膜６よ酸化層３とを積層することによって形成されたアセンブリは薄層７を形成する。薄層７は、第１の接触面と称する自由面を有する。
【００４４】
第１の接触面８はクリーニングして、例えば、十分に親水性になるように処理することによって分子結合に適したものとし、図３に示したような介在支持体と称される他のシリコンウェハー１０の面１１と分子結合して接触する。他の応用では、介在支持体と結合を生じ得る層（接着剤、溶融可能層等）を付けて前記支持体に結合してもよい。
【００４５】
初期基板１と介在支持体１０とから成るアセンブリを、初期基板１の残留部９からの剥離（裂け、フラクチャー）によって膜６を分離するために、例えば、熱処理のような分離処理を行う（図４参照）。膜６は介在支持体１０に付けたままで自由面１２を有する。
【００４６】
好都合なことに、薄層７を介在支持体１０に結合し、高温熱処理によって強化する。温度に依存して、これらの部分の間の分子結合エネルギーは例えば、１．５Ｊ／ｍ２のオーダーであってもよい。
【００４７】
次いで、膜６の自由面を、機械化学的研磨、部分的若しくは全水素雰囲気の下で可能なアニーリング、孤立若しくは集中イオンによるボンバードメント、又は、化学的攻撃のような表面処理によって滑らかにして、膜６の全て若しくは一部を除去し、層３が介在支持体に対して十分に選択的ならば層３の面を自由にする。それは、多層であってもよい膜１３によって被覆されてもよく、その自由面は第２の接触面１４を形成する。膜１３は、堆積、熱処理、化学的処理等によって得られてもよい。
【００４８】
第２の接触面１４をクリーニングした後、それをターゲット基板に結合接触させてもよい。結合は高温熱処理によって強化してもよい。
【００４９】
次いで、介在支持体１０を、例えば、化学的攻撃と合わせた研磨によって除去する。酸化層３を除去して、図６で示したようなターゲット基板と膜１３と膜６とから成る積層構造を得てもよい。
【００５０】
第１の代替の実施形態では、膜１３は膜６の表面１２上に熱的に生成された２０ｎｍ厚の酸化層であってもよい。ターゲット基板１５はシリコンから成り、表面は酸化（例えば、２０ｎｍ以上）されていてもされていなくてもよい。この場合、ターゲット基板１５への膜１３の結合は、１１００℃での処理若しくは分子結合によって強化してもよい。前述のように、結合は、接着剤若しくは溶融可能材料若しくは他のタイプの材料を用いて可能である。これによって、結合界面でのバブルが現出するのを回避しつつ、高品質の積層構造が得られる。介在支持体１０を研磨によって除去し、その後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又はカリ溶液中での化学的攻撃を行ってもよい。ここで、酸化層３はシリコンに対して化学エッチング停止層として作用する。この酸化層３は、塩酸性の溶液を用いて除去する。膜６の最終的な膜厚は、例えば、犠牲酸化を用いた薄化によって得られる。５０ｎｍの最終的な膜厚が非常に良好な均一性で得られてもよい。
【００５１】
第２の代替実施形態では、初期基板１上に形成された酸化層３は４００ｎｍである。前述のように、水素原子を同じ条件の下で注入する。シリコン膜６を初期基板１の残りから分離した後、膜６を例えば、犠牲酸化によって３０ｎｍまで薄化し、５０ｎｍ厚の酸化物１３で被覆してもよい。第２の接触面をターゲット基板１５に結合する。結合界面に現出するバブルの発生なく、高温を要する処理を適用することができる。
【００５２】
第３の代替の実施形態は、ターゲット基板上の低エネルギー結合界面を提供することができる。これを得るために、初期基板の残留部９（図４参照）から膜６を分離することによって露出する膜６の表面１２を、例えば、機械化学的研磨によって滑らかにする。これによって、１０００ｎｍの酸化膜１３（図５参照）を熱的に形成する。次いで、膜１３の自由面を、例えば、１０％フッ化水素酸溶液を用いて１２分間エッチングすることによって、平均ＲＭＳ値０．６まで粗く（粗面化）する。クリーニング後、第２の接触面をターゲット基板１５に結合する。このターゲット基板１５は、表面を例えば、深さ１０００ｎｍまで酸化してもよい。この面は、膜１３に用いたのと同じ化学処理を行って、平均ＲＭＳ値０．６まで粗く（粗面化）する。結合エネルギーは、必要なら、誘起されたラフネス（粗さ）及び熱処理の関数として適用可能である。この段階では、結合エネルギーがしきい値結合エネルギーと称される直接法の満足な実施に要するエネルギーより低いことも可能である。
【００５３】
次いで、シリコン介在支持体１０は、例えば、ＴＭＡＨ又はカリの溶液における化学的攻撃と共に研磨を行うことによって除去する。ここで、酸化層３はエッチング停止層として作用する。この酸化層３はフッ化水素酸溶液を用いてエッチングすることによって除去し、膜６の最終的な膜厚は例えば、犠牲酸化を用いた薄化によって得られる。
【００５４】
この代替の実施形態は、膜厚約２００ｎｍで非常に均一性の良好な最終膜６を作製することができる。ターゲット基板１５への結合エネルギーは低く、そのため、膜は、ターゲット基板からの分離によって方法の終了時に再被覆（再生）することができる。好都合のことには、膜を再被覆する前に、例えば、マイクロエレクトロニクス、オプトエレクトロニクス、光起電力製品用の、あるいはセンサー用等のコンポーネントの全て若しくはその一部を作製することが可能である。好都合なことには、他の用途では、低結合エネルギーを有するこのタイプの積層構造を用いて膜を堆積若しくは移動させることができる。この代替の他の用途は高コスト基板に関わる。
【００５５】
他の代替では、初期基板及び介在基板の再利用を試みる。この態様では、初期ウェハーは高品質及び／又は高コストの単結晶シリコンから成ってもよい。例えば、３００ｎｍ径ウェハーである。ターゲット支持体はより低品質の単結晶シリコン又は低コスト多結晶シリコンから成ってもよい。この方法を用いた場合の障害としては、結合欠陥又は直接法における観察可能なバブルの現出を含む。第１の例における段階ｄ）において、薄層の自由面は、例えば、用途が誘導結合を要する場合では、ターゲット基板に直接結合してもよい。第２の例では、段階ｄ）では、薄層若しくはターゲット基板の自由面は、例えば、低コストターゲット基板上での結合を可能とするために、酸化膜で被覆されてもよい。この最後の例では、酸化物は、結合される面を滑らかにするのを可能とし、ターゲット基板は多結晶シリコンから成る。
【００５６】
本方法のこの態様では、介在シリコン基板は低コストであってもよく、例えば、多結晶であってもよい。表面の平滑化（滑らかにすること）のために例えば、ＳｉＯ２から成る付加層を介在基板上に堆積するのが好都合である。
【００５７】
この代替では、介在基板は高品質シリコンから成ってもよい。それは、例えば、剥離技術を用いて、又は、気体化合物を注入した後に分離することによって、又は、例えば、分離を可能とするためのかなり低い結合エネルギーに基づく段階ｂ）の後の技術によって、例えば、機械的若しくは気圧法等によって、それを被覆するのに好都合である。
【００５８】
この代替の全ての場合では、高品質及び／又は高コストの初期基板、例えば、３００ｎｍ径シリコンは、例えば、段階ａ）において気体化合物注入、及び、段階ｃ）で初期基板の残留部からの分離を用いて再被覆するのが好都合である。
【００５９】
第４の代替の実施形態は、ターゲット基板上に低エネルギー結合界面を提供することができ、それによって、膜を除去し、ターゲット基板を再被覆することができる。前述の代替と多くの点で共通のこの代替の実施形態によって、ターゲット基板に固定された膜に多くの処理、例えば、高温熱処理を含む電子コンポーネントを製造するための技術的段階を行うことを可能とする。これらの熱処理は、直接法を用いて作製された基板から膜を分離することがほとんど不可能にする。
【００６０】
ターゲット基板上において膜の結合エネルギーが低くすること、例えば、０．５Ｊ／ｍ２のエネルギーとすることは可能であることはすでに述べた。このタイプの結合エネルギーは、ＲＭＳ値が０．６ｎｍより大きいことを保証するために接触させる前に表面のラフネスの制御を維持することによって、９００℃を越える温度で熱処理するにもかかわらず、実現することが可能である。このエネルギーは、“処理した”膜をコンポーネントを作製する段階の実施後にターゲット基板の分離によって解離することができるような大きさである。ターゲット基板を再被覆することも可能であり、これはそのコストを考慮すると有利である。
【００６１】
高コストターゲット基板の例として３００ｍｍ径シリコン基板を考える。基板の膜の部分だけをコンポーネント用に再利用することができ、初期基板及び／又は介在支持体及び／又はターゲット基板を再被覆することは重要である。
【００６２】
第５の代替の実施形態は、初期基板において範囲が決められた膜６の自由面についてターゲット基板上の直接結合が例えば、接触される２つの面のうちの少なくとも一の全体にわたるラフネスに起因して非常に弱くなる場合に適用可能である。ターゲット基板上の結合エネルギーは直接法を用いて膜の分離を可能とするのに不十分である。
【００６３】
この問題は、例えば、イオン注入後の犠牲膜の堆積によって、及び、付加的な平滑化若しくは平面化段階によって、第１の接触面８を結合に適するように準備することによって解決される。本発明では、介在支持体、例えば、酸化層（例えば、１００ｎｍ厚）によって被覆され、わずかに粗くされた（例えば、ＲＭＳ値が０．２ｎｍ）接触面を有するシリコン基板を使用する。低いラフネス値を有する面で結合を生じされることによって、膜６が初期基板から分離される段階が後に可能となるのに十分な高い結合エネルギーとなる。
【００６４】
一旦、分離を実現すると、高温熱処理は、例えば、結合を強化するために、又は、ターゲット用途（注入元素の拡散、後に堆積される酸化膜等）についての操作に関わるものとして行ってもよい。表面処理、例えば、機械化学的研磨によって、初期基板から分離された膜の露出面の全て若しくは一部を滑らかにする。
【００６５】
クリーニング後、膜６又は第２の接触面と称される付加膜１３の自由面は、例えば、約１０００ｎｍ厚の酸化層によって低くされたシリコンターゲット基板上で結合し、それの面は化学的処理によって粗くされる。結合は熱処理によって変化してもよいが、低いままである。この段階では、膜６若しくは膜１３とターゲット基板１５（あるいは、その表面層）との間の結合エネルギーは、膜を初期基板の残りから分離する段階の平滑化の実施に要するエネルギーより低い。次いで、介在支持体１０を、例えば、研磨及び化学的攻撃によって除去し、酸化膜３を化学的攻撃によって除去する。膜６の最終的な厚さを、薄化、例えば、犠牲酸化によって変更する。
【００６６】
好都合なことに、この第５の代替は、膜２若しくは８の初期面のラフネスを初期基板上又は初期薄層上又はターゲット基板上でエッチングされたトポロジーに対応するときに用いる。膜厚１０００ｎｍの酸化膜１３（図５参照）を、例えば、膜６の表面上に熱的に形成してもよい。直接法が最初は可能ではない表面トポロジーは、例えば、化学エッチング処理によってこの段階で再現してもよい。一の適用例は、ターゲット基板との結合界面に配置されたダクト（管路）の場合であり、流体の循環によって構造の冷却を誘起することができる。他の分野における他の例は、光起電力応用のためのターゲット基板の結合界面での組織（テクスチャー）の生成である。さらに、このトポロジーは、ターゲット基板において排他的に若しくは部分的に形成してもよく、又は、付加層によって被覆しなくてもよい。
【００６７】
第６の代替実施形態は、介在支持体が再被覆することができる前の代替とは異なる。この解決手段は魅力である。というのは、介在支持体は膜の分離を可能とするために所定の品質を有する要素であるからであり、従って、そのコストは高くなり得る。例えば、本発明による方法は、介在支持体上の初期基板の結合エネルギーを、初期基板から膜を分離するのに要するしきいエネルギーより高い値となるように保持するのが好都合である。初期基板と介在支持体との結合エネルギーは、表面ラフネス及び用いる熱処理、必要なら、分離処理をチェックすること制御してもよい。介在支持体はリサイクル可能である点を考慮すると、高価な基板を（用途に適した）支持体として使用すること、又は、第１の結合界面での分離を容易にするように特に準備された基板を使用することは可能である。介在支持体は、“剥離”技術を用いて、又は、機械的及び／又は気圧的な分離によって、又は、気体注入と組み合わせた方法を用いて、ターゲット基板に結合した後に再被覆してもよく、この技術はそれぞれ組み合わせることも可能である。
【００６８】
第７の代替実施形態は、初期基板から分離された膜の自由面を研磨するのが困難である場合において、又は、その平滑化の品質が直接法後に十分ではない場合に特に応用可能である。
【００６９】
直接法で得られる膜の表面ラフネスは分離後に計画された応用に依存して低下させなければならない場合が多い。従来は、機械化学的研磨が可能である。しかしながら、例えば、“堅い”材料（サファイア、ＳｉＣ、ダイアモンド等）のような多くの材料について、この研磨は現実には適当でなく（同じ材料が塊の形で開発されているので、又は、品質が十分でないので、又は、膜厚の均一性に欠陥がある場合には、堅い材料の膜を研磨することは有効でなく）、又は、時間がかかりすぎる（従って、製造コストが増大する）。本発明はこの課題を解決する。
【００７０】
［１−１０２］の方向を有する単結晶サファイアのウェハーで作製され、エピタキシャル品質を有する表面上が研磨された初期基板１の例を考えよう。初期基板１は、気体化合物例えば、水素を注入する。酸化層がない場合、注入エネルギーは、例えば、２×１０１７原子数／ｃｍ２のドーズに対して６０ｋｅＶである。酸化層の存在下では、この酸化層の厚さを考慮して注入エネルギーを大きめにする。注入面（第１の接触面）の準備後、初期基板は介在支持体と分子結合することによって接触する。サファイア膜を弱化層で若しくはその近傍で分離する。
【００７１】
この分離後、ミクロのラフネスが低いサファイア膜を得ることが望まれる。機械的化学研磨は、このタイプの材料に適用するには非常に時間がかかり、薄膜の品質及び均一性（一様性）を制御するのは困難である。表面の品質はエピタキシャルタイプでなく又は注入の追加のコストが高いため、直接法は適用できない。サファイア初期基板は、すでにエピタキシャル品質を有する面を備えたウェハー供給者によって販売されており、そのため、本発明を、自由面（又はフロント面）がエピタキシャル品質を有するこの初期面である膜を備えた積層構造を得るのに用いることができる。
【００７２】
従って、膜と初期基板の残留部との間の分離段階は、付加初期膜を介して初期基板を介在支持体上に結合接触させた後に行う。分離後、サファイア膜の自由面はあるラフネスを有する。材料層、例えば、ＳｉＯ２層を自由面上に堆積し、機械化学的研磨によってその面の平坦化が可能となる。この面及びターゲット基板の対応する面（例えば、シリコンから成る）の準備後に、結合接触を形成する第２の段階を実施する。介在支持体の除去によって、サファイア膜の初期フロント面若しくは付加初期膜を露出する。この付加初期膜はシリコン酸化膜であると好都合である。この場合、それを化学的攻撃によって除去してサファイア膜の初期自由面を解放（解離）する。このフロント面を酸化層によって被覆するならば、この層を化学的攻撃によって除去してもよい。
【００７３】
第８の代替実施形態は、膜が異なる特性を有する面を備える場合に適用可能である。これは、例えば、ＳｉＣ（Ｓｉタイプの面及びＣタイプの面を有する材料）又はＧａＮ膜から成る膜６上でのエピタキシーにおいて連続成長させる場合の従来例で述べた場合である。
【００７４】
例えば、初期ＳｉＣ基板は約４００ｎｍの酸化膜で被覆する。初期基板は、８×１０１６原子数／ｃｍ２のドーズで１２０ｋｅＶのエネルギーの水素原子を酸化膜を介して注入する。注入面は親水性となり、例えば、１μｍ厚の酸化層で被覆された介在支持体の一の面と接触して分子結合する。分離処置によって、膜を初期基板の残りから分離する。次いで、ＳｉＣ膜を酸化層を介して介在支持体に結合する。表面処理（例えば、機械化学的研磨又は平坦化を可能とする膜の堆積）は、ＳｉＣの新しい自由面を続く結合に適している。この自由面は親水性となり、ターゲット基板の対応する面と接触して分子結合する。結合を強化するためのの高温熱処理後、分子結合エネルギーの値は１Ｊ／ｍ２以上であり得る。
【００７５】
次いで、介在支持体１０を、例えば、研磨及びその後の化学的攻撃によって除去し、酸化層３はエッチング停止層として作用する。最終的に、酸化層３を、フッ化水素酸性の溶液を用いた攻撃によって除去する。膜は例えば、薄化熱処理を用いて最終的な厚さにする。
【００７６】
この代替実施形態では、基板の大部分に亘って非常に良好な均一性を有する１００ｎｍの最終的な膜厚を有する膜が得られる。膜の解放面は、エピタキシーの連続成長に適した面に対応する。
【００７７】
第９の代替実施形態は、介在支持体を再被覆することが望まれ、膜（若しくは膜群のうちの一の膜）が異なる特性を有する面を有する場合に適用可能である。この代替は前の代替の特別の場合である。
【００７８】
膜６を初期基板の残り９から分離する段階（図４参照）の後、イオン注入段階は、介在基板において、又は、性質に依存する介在支持体あるいは薄層７上に堆積された付加層のうちの一の層において、弱化領域を誘起する（生じる）ように、面１２を介して実施する。例えば、第８の実施形態において記載した材料であってかつ介在支持体がＳｉＣから成る場合に対しては、それは、ＳｉＣから成る介在支持体への８×１０１６原子数／ｃｍ２のドーズで１４０ｋｅＶのエネルギーの水素注入であってもよい。
【００７９】
ターゲット基板は第２の接触面に結合接触する。次いで、介在支持体は積層構造から分離され、リサイクル（再利用）されてもよい。介在ＳｉＣ支持体の再生は、シリコンターゲット基板上にＳｉＣ膜を生成する方法の場合は経済的には非常に魅力的である。酸化層３は、フッ化水素酸溶液を用いたエッチングによって除去する。膜６は、薄化例えば、犠牲酸化によって最終的な膜厚とする。
【００８０】
第１０の代替実施形態は、膜及びターゲット基板が、直接法と相容れない下とする少なくとも一の特性を有する場合に適用可能である。例えば、それは、膜及びターゲット基板が形成される材料の熱膨張係数間の差が大きすぎる場合であってもよい。例えば、シリコンと石英、シリコンとサファイア、シリコンとガリウム砒素、ＳｉとＩｎＰ、ＳｉとＬｉＮｂＯ３。直接法による分離段階の前もしくはその間に用いられる熱処理は、接触界面での分離、又は、２つの元素のうちの一の結合接触の失敗を引き起こす。
【００８１】
例えば、スタートは、４００ｎｍ厚の酸化層３で被覆したシリコンウェハーから成る初期基板１であってもよい。弱化層５は、６×１０１６原子数／ｃｍ２のドーズで７５ｋｅＶのエネルギーの水素注入によって形成する。接触面８は、熱膨張係数が近い介在支持体１０に結合する。この介在支持体は、２００ｎｍ厚の酸化層で被覆した別なシリコンウェハーであってもよい。次いで、熱処理を適用できる。この熱処理は、膜と初期基板の残りとの間で高品質の分離を引き起こす結合エネルギーの増大を可能とする。一旦、分離が実施されると、図４で示した積層が得られる。表面処理は、膜６の表面ミクロ粗さを最小にする。表面準備後、必要なら、積層をターゲット基板上に結合する。膨張係数は初期基板例えば、石英もしくはサファイア小板と異なっており、介在支持体は例えば、研磨、化学エッチング、剥離等によって除去する。
【００８２】
この第１０の代替実施形態の他の例は、エネルギーは少なくとも段階ｃ）が起こり得ないしきいエネルギーに対応する段階ｂ）において結合を生じすることを備える。段階ｄ）の前において、例えば、介在支持体において、又は、面１２を介してこの介在支持体における付加層群のうちの一において、水素から成るイオン注入を行う。この注入によってこの基板に弱化層を生じさせ、これによって分離が段階ｅ）の間に生じる。次いで、介在支持体は再被覆し、再利用できる。
【００８３】
同様の例は、積層構造から成る初期基板、例えば、窒化層で被覆されたシリコンウェハーを用いて得られてもよいが、ターゲット基板は熱酸化厚層で被覆されたシリコンウェハーであってもよい。酸化膜の熱膨張係数は１０−６／ｋ以下であるが、窒化膜の熱膨張係数は４×１０−６／ｋより大きくてもよい。例えば、犠牲酸化によってシリコン膜を薄化するために、直接法の間もしくはその後に用いられる高温熱処理は、窒化膜とシリカ膜との間のある結合エネルギー条件に対しては両立しない。この場合、本発明による方法によってその問題が解決される。段階ｃ）の後、薄層は、犠牲酸化によってシリコンを薄化するために高温で処理する。段階ｄ）の後、付加窒化層（Ｓｉ３Ｎ４）を薄層の自由面上に形成し、ターゲット基板を酸化膜（ＳｉＯ２）で被覆する。薄層の自由面又はターゲット基板上に２層を堆積することもできる。最終的な積層構造は、非常に異なる膨張係数を有する２つの膜によって支持されたシリコンの薄化された層に対応する。
【００８４】
第１の代替では、直接法と両立しないものとする性質は、膜における相変化であってもよい。例えば、シリコン基板と接触するパラジウム膜は、２００℃以上の温度での熱処理によるシリサイド形成によって結合を可能とする。しかしながら、９００℃で、このシリサイドは劣化し、例えば、直接法での９００℃での犠牲酸化段階を実施することをできなくする。本発明はこの問題を解決する。
【００８５】
シリコン膜６を備えた薄層７を介在支持体１０上に形成した後、シリコン膜を犠牲酸化によって９００℃で薄化し、次いで、自由面を平滑化する段階の後にパラジウム膜を堆積し、膜１３の全てもしくは一部を形成する。次いで、ターゲット基板との間の結合を形成するための熱処理は、８７０℃以下の温度を行うと、結合は良好な品質を有し、シリコン膜は適切な厚さとなる。
【図面の簡単な説明】
【図１】本発明を適用する初期基板を称する基板の断面図である。
【図２】材料層で被覆された初期基板の断面図であって、本発明による方法の実施においてイオン注入段階を適用したものを示す図である。
【図３】初期基板を、材料層を介して本発明による介在支持体に結合接触させる段階を示す図である。
【図４】初期基板の少なくとも一部を本発明によって除去する段階を示す図である。
【図５】本発明による可能層を介して、ターゲット基板の面への結合接触を形成する段階を示す図である。
【図６】本発明による方法で得られた積層構造を示す図である。
【符号の説明】
１ 初期基板
３ 材料層
５ 弱化層
６ 膜
７ 薄層
８ 第１の接触面（自由面）
９ 初期基板の残留部
１０ 介在支持体
１１ 面
１４ 第２の接触面
１５ ターゲット基板
【発明の属する技術分野】
本発明は、ターゲット基板に結合する薄層を備えた積層構造の作製方法に関するものである。本発明は特に半導体分野の応用可能である。
【０００２】
【従来の技術及び発明が解決しようとする課題】
仏国特許出願第２，６８１，４７２号明細書（米国特許第５，３７４，５６４号明細書）は、半導体材料から成る薄膜を製造する方法を開示する。この特許明細書は、半導体材料から成る基板に希ガス及び／又は水素を注入することによって、注入されたイオンの平均侵入深さとほぼ等しい深さにマイクロキャビティ又はマイクロバブル（若しくはマイクロ小板）を含む弱化した層を形成することがあることを開示する。この基板の注入面は、補剛材（スチフナー）として作用する支持体への密接をもたらす。さらに、十分な高温で熱処理を実施して、半導体基板を２つの部分、すなわち、補剛材に結合した半導体薄膜と供与基板若しくは支持体として再利用されてもよい半導体基板の残りと分離若しくは破面（裂け、割れ、フラクチャー）の原因となるマイクロキャビティ若しくはマイクロバブルの間の相互作用（若しくは融合）を誘起し得る。分離は、マイクロキャビティ若しくはマイクロバブルが存在する位置、言い替えると、マイクロキャビティの層に沿って生じる。熱処理は、注入によって形成されたマイクロキャビティ若しくはマイクロバブルの間の相互作用は薄膜と基板の残りとの間の分離を生じるように行われる。従って、補剛材がこの薄膜についての支持体として作用する限り、初期の基板から薄膜の移動（トランスファー）がある。
【０００３】
イオン注入は、前に定義した化合物の単体若しくは組合せを導入する手段を意味する。例を挙げると、イオンボンバードメント、拡散等がある。
【０００４】
この工程は、結晶であると否とによらない半導体材料（導体若しくは誘電体材料）以外の固体材料から成る薄膜の製造に用いてもよい。この膜は単層又は多層であってもよい（例えば、仏国特許出願第２，７４８，８５０号明細書を参照されたい）。
【０００５】
この製法では、酸化層で被覆されたシリコン基板上にシリコン膜を移す（トランスファー）ことによって、小板、例えば、電子的性質のＳＯＩウェハーを魅力的な価格で製造するのに用いることができる。
【０００６】
Ｅ．Ｃ．Ｓ．Ｐｒｏｃ．の第９９−３巻第１７３頁に掲載されたモリシュ（Ｈ．ＭＯＲＩＣＥＡＵ）らによる文献“高品質ＳＯＩ膜に使用される新しいキャラクタリゼーション法（Ａ ｎｅｗ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｐｒｏｃｅｓｓ ｕｓｅｄ ｔｏ ｑｕａｌｉｔｙ ＳＯＩ ｆｉｌｍｓ）”は、このタイプの製法で製造したＳＯＩウェハーが酸化シリコン基板上に結合することができることを開示している。選択的化学的攻撃（例えば、ＨＦを用いて）によってシリコン基板がＳＯＩウェハー及びその酸化層から除去されて転化（反転）シリコン膜を有する他のＳＯＩウェハーである。というのは、この膜の自由面は最初のＳＯＩウェハーの埋没酸化層に結合された面である。シリコン膜の欠陥を検査することが可能なので、この手順を用いた。この研究の目的は、新しい構造を作ることではなくて膜の内部の欠陥の位置を特定することだった。
【０００７】
Ｅ．Ｃ．Ｓ．Ｐｒｏｃ．の第９７−２３巻第１１９頁に掲載されたスデュー（Ｍ．ＳＵＤＯＵ）らによる文献“ＳＩＭＯＸ小板のＳｉ／ＢＯＸ界面近傍の表面シリコンにおける欠陥の評価（Ｅｖａｌｕａｔｉｏｎ ｏｆ ｄｅｆｅｃｔｓ ｉｎ ｓｕｒｆａｃｅ Ｓｉ ｎｅａｒ Ｓｉ／ＢＯＸ ｉｎｔｅｒｆａｃｅ ｉｎ ＳＩＭＯＸ ｐｌａｔｅｌｅｔｓ）”及び、Ｅ．Ｃ．Ｓ．Ｐｒｏｃ．の第９５−７巻第１２頁に掲載されたオーバートン−ハーブ（Ａ．Ｊ．ＡＵＢＥＲＴＯＮ＝ＨＥＲＶＥ）らによる文献“ＳＩＭＯＸ技術及びウェハー結合への応用（ＳＩＭＯＸ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ ｔｏ ｗａｆｅｒ ｂｏｎｄｉｎｇ）”は、シリコン基板若しくはピュアシリカ基板上に直接ＳＩＭＯＸ工程を用いて得られたＳＯＩウェハーを結合する実験が開示されている。この製法は単一結合段階を含み、基板をＳＯＩウェハーから除去する段階が続く。この実験の目的もシリコン膜内の欠陥を検査することだった。同様なアプローチは、材料科学とエンジニアリング（Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ）の第Ｂ７３（２０００）巻第４２−４６頁に掲載されたフォーネル（Ｆ．ＦＯＵＲＮＥＬ）らによる文献“シリコンウェハー上に直接結合されたシリコン超薄膜（Ｕｌｔｒａ ｔｈｉｎ ｓｉｌｉｃｏｎ ｆｉｌｍｓ ｄｉｒｅｃｔｌｙ ｂｏｎｄｅｄ ｏｎｔｏ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ）”において、薄膜と単結晶シリコン基板とを接触させるときに形成された界面に転位のネットワークを形成するために用いられた。この文献は、本発明で示されるように積層構造において薄層を得る方法については何の情報も示していない。
【０００８】
仏国特許出願第２，７２５，０７４号明細書（米国特許第５，８６３，８３０号明細書）は、ターゲット基板に結合する半導体薄膜を備えた構造を作製する方法を開示している。はじめに、薄膜を第２の結合エネルギーによって最初の基板（初期基板）に結合する。従って、第１の結合エネルギーを越える剥離（引き剥がし）力を付与し、薄膜をターゲット基板に結合することによって、薄膜を初期基板からターゲット基板へ移す。次いで、この薄膜は中間（介在）基板又はマニュピュレータ基板によって移動してもよく、次いで剥離によって薄膜から分離してもよい。この製法では、薄膜に関連した異なる結合界面での結合エネルギーは連続した剥離ができるように十分制御しなければならない。
【０００９】
ＢＥＳＯＩとして公知の技術は、気体化合物の注入による薄膜の分離を用いない。主要な特徴のうちの一つは、通常シリコンから成る単結晶層を支持する間、化学的（選択的）攻撃を可能とする結晶停止層を用いることである。この停止層は単結晶層若しくはエピタキシャル成長層である。それは、ドープシリコン層、薄膜の性質とは異なる性質を有する結晶材料のエピタキシーによって得られる層（例えば、ＳｉｘＧｅ１−ｘ）、シリコン基板の固体（バルク）部から形成された多孔性の単結晶シリコン層であってもよい。この技術は、停止層上に単結晶膜を堆積することが必要な場合には、アモルファス停止層を用いることはできる。これは、中間基板の使用についての情報は提供していない。
【００１０】
直接法（直接工程、ダイレクトプロセス）と称され、仏国特許出願第２，６８１，４７２号明細書に記載され、さらに、水素注入、最終的な支持体への分子結合及び注入領域における及び／又はその近傍における分離に基づいた構造の薄層を作製する公知の方法を用いて、特定の特性を有する構造を得ることは困難であり、及び／又は、これらの構造は十分な品質を有するものは得ることができない。以下の場合には、この直接法は容易には適用できず、本発明で示した技術的解決法は簡単には適用されない。
【００１１】
第１の場合は、アモルファス層の表面に存在する結晶層と共に、積層された薄膜及び／又は超薄膜の構造を作製する方法に関する。第１の例は、固体シリコン支持体に結合する２０ｎｍ厚のＳｉＯ２膜上に、数１０ｎｍより薄い、例えば、２０ｎｍ厚のシリコン膜の作製である。結合欠陥はしばしば直接法における分離段階の間に露出する。これは、この方法が低温熱処理（例えば、５００℃以下）を含む分離段階を用いるときに立証することができる；この分離段階は機械的に補助されてもよいし、されなくてもよい。第２の例は、特定の特性を有する薄膜構造を、使用される基板の一を薄化中若しくは薄化後（例えば、直接法による薄化を用いて）に、前の熱処理の温度より高い温度での熱処理に曝す場合である。結合欠陥、例えば、気体によって膨張したバブルのようなものは、構造の質を損なう可能性がある。
【００１２】
第２の場合は、直接法を用いた分離段階の後の結合力が非常に低い構造の作製に関するものである。例えば、接触させる前のいくつかの表面準備状態（クリーニング、所定の表面ラフネスを生じるコンポーネント製造法のレベル）のため、最終支持体と移される膜の基板との間の結合は非常に小さいエネルギーで済む。直接法における分離段階は不可能である。
【００１３】
第３の場合は、熱膨張係数が非常に異なる材料の積層構造の製造に関するものである。移される膜が形成される材料と最終支持体の材料との間の熱膨張係数の差が高すぎる場合は、熱処理が結合に適用されるならば、直接法による分離の前に結合が壊れる。例えば、これは、熱膨張係数比が２であるシリコン及びサファイアの場合である。
【００１４】
第４の場合は、直接法を用いた分離段階後の結合力が低くなければならない、若しくは、非常に低い構造の製造に関するものである。積層構造の結合エネルギーについて、後に結合界面で分離できるように、直接法を用いた分離段階後に低いまま、できれば分離に要する力より低いままとなることが望ましいかもしれない。これは、特に複数の処理が結合界面を強化できるときに適用可能である。例えば、再利用できるように除去可能ターゲット基板に対応する第１の実施例では、９５０℃でＳＯＩ基板のシリコン表面膜の犠牲酸化による薄化は、ターゲット基板の積層構造の続く分離につながらない１Ｊ／ｍ２より大きな結合エネルギーの増大につながる。第１の例では、積層構造の分離については肯定的な点ではない化合物の熱拡散、局所的な酸化等は、層の全て若しくはその一部を処理することが必要であってもよい。というのは、これらの作動は結合エネルギーの強化に寄与する。例えば、構造に堆積を形成するのに要する場合には、最終構造における非常に低い結合エネルギーを有することも望ましく、この堆積は積層構造の全て若しくはその一部及びターゲット構造と比較して非常に応力を受けている。この弱い界面は応力蓄積領域として作用する。これは支持体整合応用である。
【００１５】
第５の場合は、ヘテロ材料から成る積層構造の製造に関するものである。異なる性質の材料、例えば、シリコン若しくは熱酸化物（種々の誘電体、金属材料、半導体、超伝導体等）の使用によって、直接法で立証された結合欠陥につながるかもしれない。例えば、窒化シリコン膜で被覆されたシリコン膜の、シリコン膜を被覆する窒化シリコン膜との結合によって、しばしば、直接法の分離段階中に容易に立証される結合欠陥を導入する。この場合には、膜は、上述の膜によって表面上に被覆された基板、膜、若しくは積層構造である。
【００１６】
第６の場合は、材料の相変化若しくは性質の変化が生じる積層構造に適用される。例えば、いくつかの材料は熱収支に整合しないため直接法では使用できない。シリコン膜、パラジウム膜及びシリコンウェハーから成る積層構造は、良好な結合を付与できる２００℃以上でシリサイドを形成する。結合は、より高温、例えば、その厚さを減じるのにシリコン膜を酸化するのに通常用いられる温度である９００℃以上では弱まる。他の例は、金属ミラーが分子結合によってシリコンシートに付加される光学的応用に適用される。この金属ミラーは数１０℃より高い温度では熱処理できず、そのため、分離工程で用いられる熱収支は不可能である。
【００１７】
直接法は、フロント面と称する特別の面の保存を含む積層膜構造を作製するために常に用いることができる。
【００１８】
この点では、得られた膜を研磨することが困難な積層構造の製造を第１の例として注目されたい。例えば、分離段階後の直接法によって薄化された構造の表面ラフネスが計画された応用に依存して低下される必要がある。シリコンの場合には、ラフネスにおけるこの低下は、化学機械的研磨（ＣＭＰ）によって従来通り得られてもよい。多くの材料、例えば、“堅い”材料では、この研磨は適切でないか（非効率）若しくは時間がかかり過ぎるか（製造コストが高い）のいずれかである。これは、例えば、サファイア、ＳｉＣ若しくはダイアモンド膜を用いて表面で終端された直接法を用いて薄化された構造の場合である。“堅い”膜の表面マイクロラフネスは、必要となる応用を満足するために低下しなければならない。このタイプの材料について、ＣＭＰによる研磨は実施するのに非常に時間がかかり、構造における研磨の均一性は制御が非常に困難である。エピタキシャルで準備されたタイプの品質が達成されるには、含まれる余分のコストは非常に高い。
【００１９】
膜の一つは２つの面上の一の異なる特徴を備えた積層構造の製造についても述べることができる。これは、直接法で得られた構造は分離段階後に使用される計画とは両立（整合）しない面を備える場合である。例えば、その極性の性質によって、単結晶ＳｉＣ膜は、一の面の表面は一の面上で主にシリコン原子から成り（Ｓｉ型面と称する）、他の面の表面は主に炭素原子から成る（Ｃ型面と称する）。ＳｉＣ上の継続するエピタキシー成長は、自由なＳｉ型面が使用可能であることを改訂している。しかしながら、例えば、直接法を用いたＳｉＣ膜の移動は、ひっくり返しによって、表面の性質の変化を伴う。最初の自由面はＳｉ型である。というのは、このタイプの面はＳｉＣで研磨するのが容易であり、分子結合によって結合を容易にするからである。従って、自由面は直接法による移動後はＣ型となる。ＧａＮについても同様である。
【課題を解決するための手段】
【００２０】
本発明は従来技術の欠点を克服し、いくつかの特定の性質を有する膜か、又は、特定の性質を有する少なくとも一の面を備えた膜のいずれかを備えた積層構造の作製手段を提供する。
【００２１】
本発明は、薄層がターゲット基板に結合され次いで薄化される直接法と異なり、薄層をターゲット基板に結合する前に初期基板をを薄化するならば、上述の全欠陥を回避することができるという発明者が見いだいた顕著な事実に基づいている。一の若しくは複数の介在支持体を、これらの結合の段階と薄化の段階を逆にするために使用する必要がある。
【００２２】
従って、本発明の目的は、以下の段階を含む、ターゲット基板へ結合された少なくとも一の薄層を備えた積層構造を作製する方法を提供することである：
ａ）初期基板から始めて、第１の接触面と称する自由面を有する薄層を形成する段階と、
ｂ）第１の接触面を介在支持体の面に結合接触させる段階であって、得られる構造は初期基板の後の薄化に両立（整合）するところの段階と、
ｃ）前記初期基板を薄化して第２の接触面と称する第１の接触面の逆の薄層の自由面を露出する段階と、
ｄ）ターゲット基板の面を第２の接触面の少なくとも一部に結合接触させる段階であって、得られる構造が介在支持体の全て若しくはその一部の後の除去に整合するところの段階と、
ｅ）前記積層構造を得るために、介在支持体の少なくとも一部を除去する段階。
【００２３】
段階ｃ）における薄化若しくは段階ｅ）における除去では、初期基板若しくは開示支持体を除去することができるいかなる技術を使用することもできる。特に、分離、（気体化合物の導入によって弱化した領域を形成することによる）破損、機械的及び／又は化学的攻撃。薄化及び除去の種類に依存して、基板及び支持体を再利用することが可能であってもよい。
【００２４】
一の特別の実施形態では、ターゲット基板は薄層のための一時的な支持体に過ぎず、方法における前記段階は完全に若しくは部分的に繰り返され、ターゲット基板は初期基板若しくは介在支持体として扱う。
【００２５】
本発明による方法は、所定の特性を有する積層構造、及び、特に技術コンポーネントレベルを有するスタックを得るに必要な回数だけ、一の支持体から他の支持体への薄層の移動のために用いることができる。
【００２６】
段階ｂ）及び／又は段階ｄ）における前記構造の整合性（両立性）は、段階ｃ）における薄化及び段階ｅ）における除去のそれぞれの間の結合欠陥を回避するために、大開ａ）において薄層を形成することによって得られる。この整合性は、前記薄層を作り上げる薄層及び／又は材料若しくは材料群の仕上げの厚さに因ってもよい。介在支持体及び／又は薄層に接触するターゲット基板の性質は、結果の構造における材料の相変化に関連したいかなる不整合を回避するように選択してもよい。
介在支持体及び／又は薄層に接触するターゲット基板の性質は、結果の構造における材料の異質性（不均一性）に関連したいかなる不整合を回避するように選択してもよい。介在支持体及び／又は薄層に接触するターゲット基板の性質は、介在支持体と薄層との間の熱膨張係数の差に関連したいかなる不整合を回避するように選択してもよい。この整合性を可能とするために、薄層及び／又は介在支持体及び／又はターゲット基板は接触面を有する少なくとも一の付加層を備えてもよい。この場合には、段階ｄ）の前に、付加層は少なくとも一のコンポーネントの全て及びその一部を備えてもよい。付加層は、酸化物若しくは多結晶シリコン若しくはアモルファスシリコンから成ってもよい。
【００２７】
段階ａ）とｃ）とは、薄層及び／又は介在支持体の第１の接触面のラフネスは、第２の接触面及び／又はターゲット面のそれぞれのラフネスよりも小さくなるように成っていてもよく、段階ｄ）の構造の整合性は、第２の接触面の薄層へ結合接触及び介在支持体の除去によって得られる。
【００２８】
段階ｂ）及び／又は段階ｄ）の前記整合性を達成する、薄層の第１の接触面及び／又は第２の接触面の結合接触は、結合接触を可能とする処理を用いることによる結果であってもよい。結合接触を可能とする処理は機械化学的及び／又はイオン研磨であってもよく、また、薄層及び介在支持体の対応する接触面の間の介在層の挿入、若しくは、熱処理、若しくは、化学的処理、若しくは、これらの処理の組合せを適用してもよい。処理は、構造の整合性のために、高温で行ってもよい。
【００２９】
好都合なことに、段階ｂ）及び／又は段階ｄ）は分子結合による結合接触をさせるものであってもよい。
【００３０】
薄層の第１の接触面の（表面の原子の性質に関わる）表面極性は、第２の接触面の表面極性と異なっていてもよく、段階ｄ）の構造の整合性は、薄層の第２の接触面をターゲット基板に接触させること、及び、自由面となる薄層の第１の面から介在支持体を除去することによって得られる。段階ｄ）で得られた構造の整合性は、段階ｅ）の後のターゲット基板の除去可能について適当な結合エネルギーによって、薄層の第２の接触面をターゲット基板に結合接触させることによって得られてもよい。この結合エネルギーは低いので好都合である。段階ｃ）及びｄ）の間に、薄層及び／又はターゲット基板の第２の接触層にエレメントを作製する中間段階を挿入してもよい。段階ｄ）の後に得られた構造は前記エレメントの存在に整合する。このエレメントはキャビティ又はコンポーネント（マイクロエレクトロニクス、オプトロニクス等）の全部若しくは一部であってもよく、ある表面トポロジーを有して成っていてもよい。段階ｄ）の前に、第２の接触面の少なくとも一の領域を孤立させるためにトリミング（調整）から成る中間段階を備えてもよい。ここで、段階ｄ）ではこれらの領域の少なくとも一をターゲット基板に結合接触させる。除去段階ｅ）の後に、ターゲット基板に結合接触しない層の領域が介在支持体上の残り、後に移動されてもよい。
【００３１】
段階ａ）は、材料の少なくとも一の層で被覆された基板から始めて行ってもよい。この場合、段階ｅ）の後、方法は段階ａ）において基板を被覆する材料層を除去することを含む段階を備えてもよい。
【００３２】
一の好適な実施形態では：
−段階ａ）は、前記第１の接触面に対応する面のうちの一を介して初期基板に気体化合物を導入することを含むものであって、これは、前記膜を初期基板の残りから分離しかつ段階ｃ）の間に初期基板の破損につながる弱化（弱くなった）層を形成するためであり、
−段階ｃ）は、弱化層で初期基板において破損を得るために好適な処理を行うことを含む。
【００３３】
この処理は熱的及び／又は機械的でもよい。初期基板は単層若しくは多層でもよい。特に、これはエピタキシャル層を備えてもよい。同じものをターゲット基板及び介在支持体に応用する。
【００３４】
一の実施形態では、介在支持体の少なくとも一部は、接触部（コンタクト）を形成後に薄層を介して、又は、薄層の第１の接触面と接触させる前若しくは後に介在支持体の接触面を介して、気体化合物の導入によって除去してもよく、この気体化合物の付加によって薄層の膜によって被覆され得る介在支持体の全て若しくは一部の除去を可能にする弱化層を形成する。この場合、介在支持体は例えば、新しい支持体として再利用される。
【００３５】
段階ｅ）の結果得られる積層構造は、第１の接触面の片側を薄化することが可能である。
【００３６】
方法は非常に良質のもの、従って、高コストの初期基板、例えば、３００ｍｍ径の単結晶シリコンを使用してもよい。介在支持体は、段階ｂ）において初期基板、例えば、ＳｉＯ２酸化膜で被覆された単結晶シリコン基板と両立し、ターゲット基板は多結晶又は初期基板におけるシリコンより質の低い単結晶シリコンンから成り、例えば、薄層は、初期基板を起源とする単結晶シリコン上の酸化シリコンを備える。同様に、ターゲット基板はシリコン以外でもよい。方法の終了時には、ターゲット基板上で得られる膜は非常に良好な品質を有する。さらに、初期基板は作製してもよく、介在支持体は再利用可能又は品質もしくはコストに依存して犠牲的であってもよい。さらに、ＳｉＣもしくはＧａＡｓ初期基板、ＳｉＣもしくはＧａＡｓ介在支持体、初期基板材料より低質のＳｉＣもしくはＧａＡｓターゲット基板を使用してもよく、薄層は初期基板を起源とするＳｉＣもしくはＧａＡｓを含む。
【００３７】
薄層は、Ｓｉ、ＧａＮ、ＳｉＣ、ＬｉＮｂＯ３、Ｇｅ、ＧａＡｓ、ＩｎＰ、サファイア及び半導体から成る群から選択された材料の層であってもよい。
【００３８】
本発明は、以下のような多くの利点を有する。
−良好な結晶品質を有する単結晶膜を移すことが可能である一方、介在支持体を薄化する停止層はアモルファス層である。
−リサイクル可能な介在支持体を、介在支持体のコスト（品質、性質等）が高ければ、例えば、結合エネルギーをチェックすることによって使用してもよい。多結晶ＳｉＣ介在支持体を使用して、高コスト及び／又は高品質の単結晶ＳｉＣ膜を移してもよい。例として、結合エネルギーは、薄層上又は介在支持体上に堆積されたＳｉＯ２付加層のラフネスをチェックすることによって制御してもよい。介在支持体の結合エネルギーを制御する代替として、この介在支持体の表面上に消費層（例えば、酸化物）をリサイクルのために用いることも可能である（剥離（リフトオフ）技術）。
−最終の埋込酸化物又は介在層（誘電体、金属等）の厚さを選択することが容易である。
−本発明の原理は、積層構造における膜の少なくとも一の膜においてシリコン以外の他の単結晶から成る層に応用してもよい。特に、本方法は、いかなる支持体上にサファイア、ＳｉＣ、ＧａＮ、ＬｉＮｂＯ３、Ｇｅ、ＧａＡｓ、ＩｎＰ膜ヲ形成するのに用いてもよい。
−これと同じ原理は、シリコン以外例えば、石英のターゲット基板のタイプ又はいかなる基板、好都合には低コスト基板（ガラス、プラスチック、セラミック等）に適用してもよい。
−本発明の方法は、例えば、ＩＩＩ−ＶＩ属、ＩＩ−ＶＩ属及びＩＶ属半導体膜のようないかなる半導体膜、又は、ダイアモンド、又は、窒化膜、又は、Ａｌ２Ｏ３、ＺｒＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、ＭｇＯ、ＹｂａｘＣｕｙＯｚ、ＳｉＯｘＮｙ、ＲｕＯ２等の他の材料、及び、特に圧電体、超伝導体、絶縁体、金属、焦電体、単結晶等に応用してもよい。
−本発明の方法は、極性特性を有する面を備えた材料に適用してもよい。
−本発明の方法は、例えば、複雑な多層構造を得るために繰り返して材料に適用してもよい。
−最終的な支持体上、例えば、シリコンのような単結晶膜についての作製原理を、最終支持体が少なくとも一の処理された層又は処理されない層を有する構造の用途において使用するのが好都合である。この移されるシリコンの単結晶膜は、コンポーネントを作製するために技術的段階の主題となる。繰り返されるならば、この原理をコンポーネントのレベルの３Ｄ積層のために用いることができる。
−本発明の方法は、特別な製法における複数の種類の非両立性を補償することができる。これを達成するには、一又は複数の介在支持体を使用する必要があってもよい。
−初期基板、ターゲット基板及び介在支持体が積層構造であってもよい。
【００３９】
【発明の実施の形態】
本発明は、非限定的な例として示す以下の記載を添付図面と共に読むことによって、理解がさらに容易となり、他の利点及び特徴的な構成が明らかになるだろう。
【００４０】
本発明の使用の複数の例を示す。それらの例は、本発明の実施形態として方法の変形例であり、結果として、我々は、例と図１から図６までの図面を用いて本発明の方法を概括することから始める。
【００４１】
図１は、初期基板を形成する７２５μｍ厚で２００ｍｍ径のシリコンウェハー１の断面図である。初期基板１の面２は、熱処理によって４００ｎｍ厚まで酸化し、酸化層３を形成する（図２参照）。基板１に多層を使用することもできる。
【００４２】
次の段階は、面２を通過し、従って図２で示した酸化層３を通過する気体化合物４によって初期基板１のイオン注入である。例えば、気体化合物４は７５ｋｅＶのエネルギーで約６×１０１６原子／ｃｍ２のドーズ量で注入される水素イオンであってもよい。これによって、面２に平行な面に弱化層５を誘起する。
【００４３】
面２と弱化層５との間の基板１の一部が膜６を形成する。膜６よ酸化層３とを積層することによって形成されたアセンブリは薄層７を形成する。薄層７は、第１の接触面と称する自由面を有する。
【００４４】
第１の接触面８はクリーニングして、例えば、十分に親水性になるように処理することによって分子結合に適したものとし、図３に示したような介在支持体と称される他のシリコンウェハー１０の面１１と分子結合して接触する。他の応用では、介在支持体と結合を生じ得る層（接着剤、溶融可能層等）を付けて前記支持体に結合してもよい。
【００４５】
初期基板１と介在支持体１０とから成るアセンブリを、初期基板１の残留部９からの剥離（裂け、フラクチャー）によって膜６を分離するために、例えば、熱処理のような分離処理を行う（図４参照）。膜６は介在支持体１０に付けたままで自由面１２を有する。
【００４６】
好都合なことに、薄層７を介在支持体１０に結合し、高温熱処理によって強化する。温度に依存して、これらの部分の間の分子結合エネルギーは例えば、１．５Ｊ／ｍ２のオーダーであってもよい。
【００４７】
次いで、膜６の自由面を、機械化学的研磨、部分的若しくは全水素雰囲気の下で可能なアニーリング、孤立若しくは集中イオンによるボンバードメント、又は、化学的攻撃のような表面処理によって滑らかにして、膜６の全て若しくは一部を除去し、層３が介在支持体に対して十分に選択的ならば層３の面を自由にする。それは、多層であってもよい膜１３によって被覆されてもよく、その自由面は第２の接触面１４を形成する。膜１３は、堆積、熱処理、化学的処理等によって得られてもよい。
【００４８】
第２の接触面１４をクリーニングした後、それをターゲット基板に結合接触させてもよい。結合は高温熱処理によって強化してもよい。
【００４９】
次いで、介在支持体１０を、例えば、化学的攻撃と合わせた研磨によって除去する。酸化層３を除去して、図６で示したようなターゲット基板と膜１３と膜６とから成る積層構造を得てもよい。
【００５０】
第１の代替の実施形態では、膜１３は膜６の表面１２上に熱的に生成された２０ｎｍ厚の酸化層であってもよい。ターゲット基板１５はシリコンから成り、表面は酸化（例えば、２０ｎｍ以上）されていてもされていなくてもよい。この場合、ターゲット基板１５への膜１３の結合は、１１００℃での処理若しくは分子結合によって強化してもよい。前述のように、結合は、接着剤若しくは溶融可能材料若しくは他のタイプの材料を用いて可能である。これによって、結合界面でのバブルが現出するのを回避しつつ、高品質の積層構造が得られる。介在支持体１０を研磨によって除去し、その後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又はカリ溶液中での化学的攻撃を行ってもよい。ここで、酸化層３はシリコンに対して化学エッチング停止層として作用する。この酸化層３は、塩酸性の溶液を用いて除去する。膜６の最終的な膜厚は、例えば、犠牲酸化を用いた薄化によって得られる。５０ｎｍの最終的な膜厚が非常に良好な均一性で得られてもよい。
【００５１】
第２の代替実施形態では、初期基板１上に形成された酸化層３は４００ｎｍである。前述のように、水素原子を同じ条件の下で注入する。シリコン膜６を初期基板１の残りから分離した後、膜６を例えば、犠牲酸化によって３０ｎｍまで薄化し、５０ｎｍ厚の酸化物１３で被覆してもよい。第２の接触面をターゲット基板１５に結合する。結合界面に現出するバブルの発生なく、高温を要する処理を適用することができる。
【００５２】
第３の代替の実施形態は、ターゲット基板上の低エネルギー結合界面を提供することができる。これを得るために、初期基板の残留部９（図４参照）から膜６を分離することによって露出する膜６の表面１２を、例えば、機械化学的研磨によって滑らかにする。これによって、１０００ｎｍの酸化膜１３（図５参照）を熱的に形成する。次いで、膜１３の自由面を、例えば、１０％フッ化水素酸溶液を用いて１２分間エッチングすることによって、平均ＲＭＳ値０．６まで粗く（粗面化）する。クリーニング後、第２の接触面をターゲット基板１５に結合する。このターゲット基板１５は、表面を例えば、深さ１０００ｎｍまで酸化してもよい。この面は、膜１３に用いたのと同じ化学処理を行って、平均ＲＭＳ値０．６まで粗く（粗面化）する。結合エネルギーは、必要なら、誘起されたラフネス（粗さ）及び熱処理の関数として適用可能である。この段階では、結合エネルギーがしきい値結合エネルギーと称される直接法の満足な実施に要するエネルギーより低いことも可能である。
【００５３】
次いで、シリコン介在支持体１０は、例えば、ＴＭＡＨ又はカリの溶液における化学的攻撃と共に研磨を行うことによって除去する。ここで、酸化層３はエッチング停止層として作用する。この酸化層３はフッ化水素酸溶液を用いてエッチングすることによって除去し、膜６の最終的な膜厚は例えば、犠牲酸化を用いた薄化によって得られる。
【００５４】
この代替の実施形態は、膜厚約２００ｎｍで非常に均一性の良好な最終膜６を作製することができる。ターゲット基板１５への結合エネルギーは低く、そのため、膜は、ターゲット基板からの分離によって方法の終了時に再被覆（再生）することができる。好都合のことには、膜を再被覆する前に、例えば、マイクロエレクトロニクス、オプトエレクトロニクス、光起電力製品用の、あるいはセンサー用等のコンポーネントの全て若しくはその一部を作製することが可能である。好都合なことには、他の用途では、低結合エネルギーを有するこのタイプの積層構造を用いて膜を堆積若しくは移動させることができる。この代替の他の用途は高コスト基板に関わる。
【００５５】
他の代替では、初期基板及び介在基板の再利用を試みる。この態様では、初期ウェハーは高品質及び／又は高コストの単結晶シリコンから成ってもよい。例えば、３００ｎｍ径ウェハーである。ターゲット支持体はより低品質の単結晶シリコン又は低コスト多結晶シリコンから成ってもよい。この方法を用いた場合の障害としては、結合欠陥又は直接法における観察可能なバブルの現出を含む。第１の例における段階ｄ）において、薄層の自由面は、例えば、用途が誘導結合を要する場合では、ターゲット基板に直接結合してもよい。第２の例では、段階ｄ）では、薄層若しくはターゲット基板の自由面は、例えば、低コストターゲット基板上での結合を可能とするために、酸化膜で被覆されてもよい。この最後の例では、酸化物は、結合される面を滑らかにするのを可能とし、ターゲット基板は多結晶シリコンから成る。
【００５６】
本方法のこの態様では、介在シリコン基板は低コストであってもよく、例えば、多結晶であってもよい。表面の平滑化（滑らかにすること）のために例えば、ＳｉＯ２から成る付加層を介在基板上に堆積するのが好都合である。
【００５７】
この代替では、介在基板は高品質シリコンから成ってもよい。それは、例えば、剥離技術を用いて、又は、気体化合物を注入した後に分離することによって、又は、例えば、分離を可能とするためのかなり低い結合エネルギーに基づく段階ｂ）の後の技術によって、例えば、機械的若しくは気圧法等によって、それを被覆するのに好都合である。
【００５８】
この代替の全ての場合では、高品質及び／又は高コストの初期基板、例えば、３００ｎｍ径シリコンは、例えば、段階ａ）において気体化合物注入、及び、段階ｃ）で初期基板の残留部からの分離を用いて再被覆するのが好都合である。
【００５９】
第４の代替の実施形態は、ターゲット基板上に低エネルギー結合界面を提供することができ、それによって、膜を除去し、ターゲット基板を再被覆することができる。前述の代替と多くの点で共通のこの代替の実施形態によって、ターゲット基板に固定された膜に多くの処理、例えば、高温熱処理を含む電子コンポーネントを製造するための技術的段階を行うことを可能とする。これらの熱処理は、直接法を用いて作製された基板から膜を分離することがほとんど不可能にする。
【００６０】
ターゲット基板上において膜の結合エネルギーが低くすること、例えば、０．５Ｊ／ｍ２のエネルギーとすることは可能であることはすでに述べた。このタイプの結合エネルギーは、ＲＭＳ値が０．６ｎｍより大きいことを保証するために接触させる前に表面のラフネスの制御を維持することによって、９００℃を越える温度で熱処理するにもかかわらず、実現することが可能である。このエネルギーは、“処理した”膜をコンポーネントを作製する段階の実施後にターゲット基板の分離によって解離することができるような大きさである。ターゲット基板を再被覆することも可能であり、これはそのコストを考慮すると有利である。
【００６１】
高コストターゲット基板の例として３００ｍｍ径シリコン基板を考える。基板の膜の部分だけをコンポーネント用に再利用することができ、初期基板及び／又は介在支持体及び／又はターゲット基板を再被覆することは重要である。
【００６２】
第５の代替の実施形態は、初期基板において範囲が決められた膜６の自由面についてターゲット基板上の直接結合が例えば、接触される２つの面のうちの少なくとも一の全体にわたるラフネスに起因して非常に弱くなる場合に適用可能である。ターゲット基板上の結合エネルギーは直接法を用いて膜の分離を可能とするのに不十分である。
【００６３】
この問題は、例えば、イオン注入後の犠牲膜の堆積によって、及び、付加的な平滑化若しくは平面化段階によって、第１の接触面８を結合に適するように準備することによって解決される。本発明では、介在支持体、例えば、酸化層（例えば、１００ｎｍ厚）によって被覆され、わずかに粗くされた（例えば、ＲＭＳ値が０．２ｎｍ）接触面を有するシリコン基板を使用する。低いラフネス値を有する面で結合を生じされることによって、膜６が初期基板から分離される段階が後に可能となるのに十分な高い結合エネルギーとなる。
【００６４】
一旦、分離を実現すると、高温熱処理は、例えば、結合を強化するために、又は、ターゲット用途（注入元素の拡散、後に堆積される酸化膜等）についての操作に関わるものとして行ってもよい。表面処理、例えば、機械化学的研磨によって、初期基板から分離された膜の露出面の全て若しくは一部を滑らかにする。
【００６５】
クリーニング後、膜６又は第２の接触面と称される付加膜１３の自由面は、例えば、約１０００ｎｍ厚の酸化層によって低くされたシリコンターゲット基板上で結合し、それの面は化学的処理によって粗くされる。結合は熱処理によって変化してもよいが、低いままである。この段階では、膜６若しくは膜１３とターゲット基板１５（あるいは、その表面層）との間の結合エネルギーは、膜を初期基板の残りから分離する段階の平滑化の実施に要するエネルギーより低い。次いで、介在支持体１０を、例えば、研磨及び化学的攻撃によって除去し、酸化膜３を化学的攻撃によって除去する。膜６の最終的な厚さを、薄化、例えば、犠牲酸化によって変更する。
【００６６】
好都合なことに、この第５の代替は、膜２若しくは８の初期面のラフネスを初期基板上又は初期薄層上又はターゲット基板上でエッチングされたトポロジーに対応するときに用いる。膜厚１０００ｎｍの酸化膜１３（図５参照）を、例えば、膜６の表面上に熱的に形成してもよい。直接法が最初は可能ではない表面トポロジーは、例えば、化学エッチング処理によってこの段階で再現してもよい。一の適用例は、ターゲット基板との結合界面に配置されたダクト（管路）の場合であり、流体の循環によって構造の冷却を誘起することができる。他の分野における他の例は、光起電力応用のためのターゲット基板の結合界面での組織（テクスチャー）の生成である。さらに、このトポロジーは、ターゲット基板において排他的に若しくは部分的に形成してもよく、又は、付加層によって被覆しなくてもよい。
【００６７】
第６の代替実施形態は、介在支持体が再被覆することができる前の代替とは異なる。この解決手段は魅力である。というのは、介在支持体は膜の分離を可能とするために所定の品質を有する要素であるからであり、従って、そのコストは高くなり得る。例えば、本発明による方法は、介在支持体上の初期基板の結合エネルギーを、初期基板から膜を分離するのに要するしきいエネルギーより高い値となるように保持するのが好都合である。初期基板と介在支持体との結合エネルギーは、表面ラフネス及び用いる熱処理、必要なら、分離処理をチェックすること制御してもよい。介在支持体はリサイクル可能である点を考慮すると、高価な基板を（用途に適した）支持体として使用すること、又は、第１の結合界面での分離を容易にするように特に準備された基板を使用することは可能である。介在支持体は、“剥離”技術を用いて、又は、機械的及び／又は気圧的な分離によって、又は、気体注入と組み合わせた方法を用いて、ターゲット基板に結合した後に再被覆してもよく、この技術はそれぞれ組み合わせることも可能である。
【００６８】
第７の代替実施形態は、初期基板から分離された膜の自由面を研磨するのが困難である場合において、又は、その平滑化の品質が直接法後に十分ではない場合に特に応用可能である。
【００６９】
直接法で得られる膜の表面ラフネスは分離後に計画された応用に依存して低下させなければならない場合が多い。従来は、機械化学的研磨が可能である。しかしながら、例えば、“堅い”材料（サファイア、ＳｉＣ、ダイアモンド等）のような多くの材料について、この研磨は現実には適当でなく（同じ材料が塊の形で開発されているので、又は、品質が十分でないので、又は、膜厚の均一性に欠陥がある場合には、堅い材料の膜を研磨することは有効でなく）、又は、時間がかかりすぎる（従って、製造コストが増大する）。本発明はこの課題を解決する。
【００７０】
［１−１０２］の方向を有する単結晶サファイアのウェハーで作製され、エピタキシャル品質を有する表面上が研磨された初期基板１の例を考えよう。初期基板１は、気体化合物例えば、水素を注入する。酸化層がない場合、注入エネルギーは、例えば、２×１０１７原子数／ｃｍ２のドーズに対して６０ｋｅＶである。酸化層の存在下では、この酸化層の厚さを考慮して注入エネルギーを大きめにする。注入面（第１の接触面）の準備後、初期基板は介在支持体と分子結合することによって接触する。サファイア膜を弱化層で若しくはその近傍で分離する。
【００７１】
この分離後、ミクロのラフネスが低いサファイア膜を得ることが望まれる。機械的化学研磨は、このタイプの材料に適用するには非常に時間がかかり、薄膜の品質及び均一性（一様性）を制御するのは困難である。表面の品質はエピタキシャルタイプでなく又は注入の追加のコストが高いため、直接法は適用できない。サファイア初期基板は、すでにエピタキシャル品質を有する面を備えたウェハー供給者によって販売されており、そのため、本発明を、自由面（又はフロント面）がエピタキシャル品質を有するこの初期面である膜を備えた積層構造を得るのに用いることができる。
【００７２】
従って、膜と初期基板の残留部との間の分離段階は、付加初期膜を介して初期基板を介在支持体上に結合接触させた後に行う。分離後、サファイア膜の自由面はあるラフネスを有する。材料層、例えば、ＳｉＯ２層を自由面上に堆積し、機械化学的研磨によってその面の平坦化が可能となる。この面及びターゲット基板の対応する面（例えば、シリコンから成る）の準備後に、結合接触を形成する第２の段階を実施する。介在支持体の除去によって、サファイア膜の初期フロント面若しくは付加初期膜を露出する。この付加初期膜はシリコン酸化膜であると好都合である。この場合、それを化学的攻撃によって除去してサファイア膜の初期自由面を解放（解離）する。このフロント面を酸化層によって被覆するならば、この層を化学的攻撃によって除去してもよい。
【００７３】
第８の代替実施形態は、膜が異なる特性を有する面を備える場合に適用可能である。これは、例えば、ＳｉＣ（Ｓｉタイプの面及びＣタイプの面を有する材料）又はＧａＮ膜から成る膜６上でのエピタキシーにおいて連続成長させる場合の従来例で述べた場合である。
【００７４】
例えば、初期ＳｉＣ基板は約４００ｎｍの酸化膜で被覆する。初期基板は、８×１０１６原子数／ｃｍ２のドーズで１２０ｋｅＶのエネルギーの水素原子を酸化膜を介して注入する。注入面は親水性となり、例えば、１μｍ厚の酸化層で被覆された介在支持体の一の面と接触して分子結合する。分離処置によって、膜を初期基板の残りから分離する。次いで、ＳｉＣ膜を酸化層を介して介在支持体に結合する。表面処理（例えば、機械化学的研磨又は平坦化を可能とする膜の堆積）は、ＳｉＣの新しい自由面を続く結合に適している。この自由面は親水性となり、ターゲット基板の対応する面と接触して分子結合する。結合を強化するためのの高温熱処理後、分子結合エネルギーの値は１Ｊ／ｍ２以上であり得る。
【００７５】
次いで、介在支持体１０を、例えば、研磨及びその後の化学的攻撃によって除去し、酸化層３はエッチング停止層として作用する。最終的に、酸化層３を、フッ化水素酸性の溶液を用いた攻撃によって除去する。膜は例えば、薄化熱処理を用いて最終的な厚さにする。
【００７６】
この代替実施形態では、基板の大部分に亘って非常に良好な均一性を有する１００ｎｍの最終的な膜厚を有する膜が得られる。膜の解放面は、エピタキシーの連続成長に適した面に対応する。
【００７７】
第９の代替実施形態は、介在支持体を再被覆することが望まれ、膜（若しくは膜群のうちの一の膜）が異なる特性を有する面を有する場合に適用可能である。この代替は前の代替の特別の場合である。
【００７８】
膜６を初期基板の残り９から分離する段階（図４参照）の後、イオン注入段階は、介在基板において、又は、性質に依存する介在支持体あるいは薄層７上に堆積された付加層のうちの一の層において、弱化領域を誘起する（生じる）ように、面１２を介して実施する。例えば、第８の実施形態において記載した材料であってかつ介在支持体がＳｉＣから成る場合に対しては、それは、ＳｉＣから成る介在支持体への８×１０１６原子数／ｃｍ２のドーズで１４０ｋｅＶのエネルギーの水素注入であってもよい。
【００７９】
ターゲット基板は第２の接触面に結合接触する。次いで、介在支持体は積層構造から分離され、リサイクル（再利用）されてもよい。介在ＳｉＣ支持体の再生は、シリコンターゲット基板上にＳｉＣ膜を生成する方法の場合は経済的には非常に魅力的である。酸化層３は、フッ化水素酸溶液を用いたエッチングによって除去する。膜６は、薄化例えば、犠牲酸化によって最終的な膜厚とする。
【００８０】
第１０の代替実施形態は、膜及びターゲット基板が、直接法と相容れない下とする少なくとも一の特性を有する場合に適用可能である。例えば、それは、膜及びターゲット基板が形成される材料の熱膨張係数間の差が大きすぎる場合であってもよい。例えば、シリコンと石英、シリコンとサファイア、シリコンとガリウム砒素、ＳｉとＩｎＰ、ＳｉとＬｉＮｂＯ３。直接法による分離段階の前もしくはその間に用いられる熱処理は、接触界面での分離、又は、２つの元素のうちの一の結合接触の失敗を引き起こす。
【００８１】
例えば、スタートは、４００ｎｍ厚の酸化層３で被覆したシリコンウェハーから成る初期基板１であってもよい。弱化層５は、６×１０１６原子数／ｃｍ２のドーズで７５ｋｅＶのエネルギーの水素注入によって形成する。接触面８は、熱膨張係数が近い介在支持体１０に結合する。この介在支持体は、２００ｎｍ厚の酸化層で被覆した別なシリコンウェハーであってもよい。次いで、熱処理を適用できる。この熱処理は、膜と初期基板の残りとの間で高品質の分離を引き起こす結合エネルギーの増大を可能とする。一旦、分離が実施されると、図４で示した積層が得られる。表面処理は、膜６の表面ミクロ粗さを最小にする。表面準備後、必要なら、積層をターゲット基板上に結合する。膨張係数は初期基板例えば、石英もしくはサファイア小板と異なっており、介在支持体は例えば、研磨、化学エッチング、剥離等によって除去する。
【００８２】
この第１０の代替実施形態の他の例は、エネルギーは少なくとも段階ｃ）が起こり得ないしきいエネルギーに対応する段階ｂ）において結合を生じすることを備える。段階ｄ）の前において、例えば、介在支持体において、又は、面１２を介してこの介在支持体における付加層群のうちの一において、水素から成るイオン注入を行う。この注入によってこの基板に弱化層を生じさせ、これによって分離が段階ｅ）の間に生じる。次いで、介在支持体は再被覆し、再利用できる。
【００８３】
同様の例は、積層構造から成る初期基板、例えば、窒化層で被覆されたシリコンウェハーを用いて得られてもよいが、ターゲット基板は熱酸化厚層で被覆されたシリコンウェハーであってもよい。酸化膜の熱膨張係数は１０−６／ｋ以下であるが、窒化膜の熱膨張係数は４×１０−６／ｋより大きくてもよい。例えば、犠牲酸化によってシリコン膜を薄化するために、直接法の間もしくはその後に用いられる高温熱処理は、窒化膜とシリカ膜との間のある結合エネルギー条件に対しては両立しない。この場合、本発明による方法によってその問題が解決される。段階ｃ）の後、薄層は、犠牲酸化によってシリコンを薄化するために高温で処理する。段階ｄ）の後、付加窒化層（Ｓｉ３Ｎ４）を薄層の自由面上に形成し、ターゲット基板を酸化膜（ＳｉＯ２）で被覆する。薄層の自由面又はターゲット基板上に２層を堆積することもできる。最終的な積層構造は、非常に異なる膨張係数を有する２つの膜によって支持されたシリコンの薄化された層に対応する。
【００８４】
第１の代替では、直接法と両立しないものとする性質は、膜における相変化であってもよい。例えば、シリコン基板と接触するパラジウム膜は、２００℃以上の温度での熱処理によるシリサイド形成によって結合を可能とする。しかしながら、９００℃で、このシリサイドは劣化し、例えば、直接法での９００℃での犠牲酸化段階を実施することをできなくする。本発明はこの問題を解決する。
【００８５】
シリコン膜６を備えた薄層７を介在支持体１０上に形成した後、シリコン膜を犠牲酸化によって９００℃で薄化し、次いで、自由面を平滑化する段階の後にパラジウム膜を堆積し、膜１３の全てもしくは一部を形成する。次いで、ターゲット基板との間の結合を形成するための熱処理は、８７０℃以下の温度を行うと、結合は良好な品質を有し、シリコン膜は適切な厚さとなる。
【図面の簡単な説明】
【図１】本発明を適用する初期基板を称する基板の断面図である。
【図２】材料層で被覆された初期基板の断面図であって、本発明による方法の実施においてイオン注入段階を適用したものを示す図である。
【図３】初期基板を、材料層を介して本発明による介在支持体に結合接触させる段階を示す図である。
【図４】初期基板の少なくとも一部を本発明によって除去する段階を示す図である。
【図５】本発明による可能層を介して、ターゲット基板の面への結合接触を形成する段階を示す図である。
【図６】本発明による方法で得られた積層構造を示す図である。
【符号の説明】
１ 初期基板
３ 材料層
５ 弱化層
６ 膜
７ 薄層
８ 第１の接触面（自由面）
９ 初期基板の残留部
１０ 介在支持体
１１ 面
１４ 第２の接触面
１５ ターゲット基板
Claims (27)
- ターゲット基板（１５）に結合された少なくとも一の薄層を備えた積層構造を作製する方法において、
ａ）初期基板（１）から始めて薄層（７）を形成する段階であって、この薄層（７）は第１の接触面と称する自由面（８）を有するものであるところの段階と、
ｂ）第１の接触面を介在支持体（１０）の面（１１）に結合接触させる段階であって、得られる構造は後の初期基板の薄化と両立するものであるところの段階と、
ｃ）第２の接触面と称する薄層の自由面（１４）であってかつ第１の接触面（８）の反対側の面である自由面を露出するために、前記初期基板（１）を薄化する段階と、
ｄ）ターゲット基板（１５）の面を第２の接触面（１４）の少なくとも一部に結合接触させる段階であって、得られる構造は後の介在支持体の全て又はその一部の除去と両立するものであるところの段階と、
ｅ）前記積層構造を得るために介在支持体（１０）の少なくとも一部を除去する段階と、を備えた方法。 - ターゲット基板は薄層のための一時的な支持体に過ぎず、前記方法における前記段階は全て又はその一部を繰り返し、ターゲット基板は初期基板又は介在支持体として扱うことを特徴とする請求項１に記載の方法。
- 段階ｂ）及び／又は段階ｄ）における前記構造の両立性は、段階ｃ）における薄化中及び段階ｅ）の除去中のそれぞれの実施中における結合欠陥を回避するために、段階ａ）において薄層を形成することによって得られることを特徴とする請求項１に記載の方法。
- 前記両立性は、薄層及び／又は前記薄層を形成する材料もしくは材料群の厚さに因るものであることを特徴とする請求項３に記載の方法。
- 薄層が接触する介在支持体及び／又はターゲット基板の性質は、得られる構造の材料の相変化に関連する非両立性を回避するように選択されることを特徴とする請求項３に記載の方法。
- 薄層が接触する介在支持体及び／又はターゲット基板の性質は、得られる構造における材料の非均一性に関連する非両立性を回避するように選択されることを特徴とする請求項３に記載の方法。
- 薄層が接触する介在支持体及び／又はターゲット基板の性質は、介在支持体及び／又はターゲット基板と薄層間の熱膨張係数の差に関連する非両立性を回避するように選択されることを特徴とする請求項３に記載の方法。
- 薄層及び／又は介在支持体及び／又はターゲット基板は、一又は二以上の接触面を有する少なくとも一の付加層を備えることを特徴とする請求項３に記載の方法。
- 段階ｄ）の前の付加層は、少なくとも一のコンポーネントの全て又はその一部を備えることを特徴とする請求項８に記載の方法。
- 付加層は、酸化物又は多結晶シリコン又はアモルファスシリコンから成ることを特徴とする請求項８に記載の方法。
- 段階ａ）及びｃ）は、薄層及び／又は介在支持体の第１の接触面のラフネスが第２の接触面及び／又はターゲット基板のラフネスより小さくなるように実施し、段階ｄ）における構造の両立性は、第２の接触面を薄層に結合接触させること、及び、介在支持体を除去することによって得られることを特徴とする請求項１に記載の方法。
- 段階ｂ）及び／又は段階ｄ）における前記両立性を可能とする、薄層の第１の接触面及び／又は第２の接触面の結合接触は、結合接触を可能とする処理を行って形成されることを特徴とする請求項３に記載の方法。
- 結合接触のために用いられる処理は、単独のもの、又は、機械化学的及び／又はイオン研磨、薄層の第１の接触面と介在支持体もしくはターゲット基板との間への介在層の挿入、熱処理、及び、化学的処理と組み合わせたものが選択されることを特徴とする請求項１２に記載の方法。
- 段落ｂ）及び／又は段落ｄ）における結合接触は分子結合によって実現されることを特徴とする請求項１に記載の方法。
- 薄層の第１の接触面の表面極性（この面の原子の性質に関連した極性）は第２の接触面の極性と異なっており、段落ｄ）における構造の両立性は、薄層の第２の接触面とターゲット基板とを結合接触されることによって得られ、薄層の第１の接触面は介在支持体の除去によって自由面となることを特徴とする請求項１に記載の方法。
- 段落ｄ）で実現される構造両立性は、薄層の第２の接触面を、段落ｅ）の後のターゲット基板の除去を可能とする結合エネルギーでターゲット基板に結合接触させることによって得られることを特徴とする請求項１に記載の方法。
- 段階ｃ）と段階ｄ）との間に実施される中間段階は、薄層の第２の接触面及び／又はターゲット基板に要素を形成することを備え、段階ｄ）の後に得られる構造は前記要素の存在と両立することを特徴とする請求項１に記載の方法。
- 段階ｄ）の前に実施する中間段階は、第２の接触面の少なくとも一の領域を孤立させるためのトリミング作業から成り、段落ｄ）はこれらの領域の少なくとも一の領域をターゲット基板に結合接触させることを特徴とする請求項１に記載の方法。
- 段階ａ）は、少なくとも一の材料層（３）で被覆された基板（１）から始めて実施することを特徴とする請求項１に記載の方法。
- 段落ｅ）の後に、段階ａ）において基板（１）を被覆する材料層（３）を除去する段階を備えることを特徴とする請求項１９に記載の方法。
- 初期基板（１）はシリコンから成り、それを被覆する材料層（３）は酸化シリコンから成ることを特徴とする請求項１９に記載の方法。
- −段落ａ）は、前記膜（６）を初期基板の残り（９）から分離する弱化層を形成して、段階ｃ）の間において初期基板を破面することにつながるように、気体化合物を第１の接触面（８）に対応する面のうちの一（２）を介して初期基板（１）に導入することを含み、
−段階ｃ）は、初期基板（１）において弱化層（５）で破面を行うのに好適な処理を備えたことを特徴とする請求項１に記載の方法。 - 介在支持体の少なくとも一部は、接触部を形成後の薄層を介して、又は、介在支持体を薄層の第１の接触面に接触させる前もしくは後の介在支持体の接触面を介して気体化合物を導入することによって除去し、気体化合物のこの付加は介在支持体の全てもしくはその一部の除去を可能とする弱化層を形成することを特徴とする請求項１に記載の方法。
- 段階ｅ）の終了時に得られる積層構造は、第１の接触面側を薄化することを特徴とする請求項１に記載の方法。
- 単結晶シリコンから成る基板、単結晶シリコンから成る介在支持体、多結晶又は初期基板のシリコンより低質の単結晶シリコンから成るターゲット基板を用いることを特徴とする請求項１に記載の方法。
- ＳｉＣもしくはＧａＡｓ初期基板、ＳｉＣもしくはＧａＡｓ介在支持体、初期基板材料より低質のＳｉＣもしくはＧａＡｓターゲット基板、初期基板を起源とするＳｉＣもしくはＧａＡｓを含む薄層を用いることを特徴とする請求項１に記載の方法。
- 薄層は、Ｓｉ、ＧａＮ、ＳｉＣ、ＬｉＮｂＯ３、Ｇｅ、ＧａＡｓ、ＩｎＰ、サファイア及び半導体から成る群から選択された材料の層であることを特徴とする請求項１に記載の方法。
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| JP2009033131A (ja) * | 2007-06-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体基板の製造方法及び半導体装置 |
| JP2009044136A (ja) * | 2007-07-13 | 2009-02-26 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法 |
| JP2009094490A (ja) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| JP2009212387A (ja) * | 2008-03-05 | 2009-09-17 | Semiconductor Energy Lab Co Ltd | 半導体基板の製造方法 |
| JP2010517259A (ja) * | 2007-01-22 | 2010-05-20 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 粗面化処理方法 |
| WO2010067794A1 (ja) * | 2008-12-10 | 2010-06-17 | 株式会社村田製作所 | 圧電性複合基板の製造方法、および圧電素子の製造方法 |
| WO2010082396A1 (ja) * | 2009-01-16 | 2010-07-22 | 住友電気工業株式会社 | 発光素子用基板 |
| JP2010278339A (ja) * | 2009-05-29 | 2010-12-09 | Shin-Etsu Chemical Co Ltd | 貼り合わせｓｏｉ基板の製造方法 |
| JP2013175787A (ja) * | 2009-12-30 | 2013-09-05 | Memc Electron Materials Inc | 多層結晶構造体の製造方法 |
| WO2014178356A1 (ja) * | 2013-05-01 | 2014-11-06 | 信越化学工業株式会社 | ハイブリッド基板の製造方法及びハイブリッド基板 |
| JP2021518320A (ja) * | 2018-03-28 | 2021-08-02 | ソイテックＳｏｉｔｅｃ | ＧａＡｓ材料の単結晶層を製造するための方法、及びＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板 |
| US11976380B2 (en) | 2018-03-28 | 2024-05-07 | Soitec | Method for manufacturing a monocrystalline layer of GaAs material and substrate for epitaxial growth of a monocrystalline layer of GaAs material |
Families Citing this family (253)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2773261B1 (fr) | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
| FR2894990B1 (fr) | 2005-12-21 | 2008-02-22 | Soitec Silicon On Insulator | Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede |
| FR2840731B3 (fr) | 2002-06-11 | 2004-07-30 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees |
| FR2840730B1 (fr) * | 2002-06-11 | 2005-05-27 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees |
| US8507361B2 (en) | 2000-11-27 | 2013-08-13 | Soitec | Fabrication of substrates with a useful layer of monocrystalline semiconductor material |
| FR2835095B1 (fr) * | 2002-01-22 | 2005-03-18 | Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique | |
| FR2835097B1 (fr) * | 2002-01-23 | 2005-10-14 | Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil | |
| FR2837981B1 (fr) * | 2002-03-28 | 2005-01-07 | Commissariat Energie Atomique | Procede de manipulation de couches semiconductrices pour leur amincissement |
| JP4277481B2 (ja) * | 2002-05-08 | 2009-06-10 | 日本電気株式会社 | 半導体基板の製造方法、半導体装置の製造方法 |
| FR2842648B1 (fr) * | 2002-07-18 | 2005-01-14 | Commissariat Energie Atomique | Procede de transfert d'une couche mince electriquement active |
| FR2845518B1 (fr) * | 2002-10-07 | 2005-10-14 | Commissariat Energie Atomique | Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur |
| FR2845523B1 (fr) | 2002-10-07 | 2005-10-28 | Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee | |
| US7239337B2 (en) * | 2002-11-13 | 2007-07-03 | Oki Data Corporation | Combined semiconductor apparatus with thin semiconductor films |
| JP4407127B2 (ja) * | 2003-01-10 | 2010-02-03 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法 |
| TWI240434B (en) * | 2003-06-24 | 2005-09-21 | Osram Opto Semiconductors Gmbh | Method to produce semiconductor-chips |
| FR2857953B1 (fr) * | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
| FR2857983B1 (fr) * | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
| US7538010B2 (en) * | 2003-07-24 | 2009-05-26 | S.O.I.Tec Silicon On Insulator Technologies | Method of fabricating an epitaxially grown layer |
| FR2858715B1 (fr) | 2003-08-04 | 2005-12-30 | Soitec Silicon On Insulator | Procede de detachement de couche de semiconducteur |
| US8475693B2 (en) | 2003-09-30 | 2013-07-02 | Soitec | Methods of making substrate structures having a weakened intermediate layer |
| FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
| FR2864336B1 (fr) | 2003-12-23 | 2006-04-28 | Commissariat Energie Atomique | Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci |
| US20060234486A1 (en) * | 2005-04-13 | 2006-10-19 | Speck James S | Wafer separation technique for the fabrication of free-standing (Al,In,Ga)N wafers |
| US9011598B2 (en) | 2004-06-03 | 2015-04-21 | Soitec | Method for making a composite substrate and composite substrate according to the method |
| FR2872627B1 (fr) | 2004-06-30 | 2006-08-18 | Commissariat Energie Atomique | Assemblage par adhesion moleculaire de deux substrats |
| US7497907B2 (en) * | 2004-07-23 | 2009-03-03 | Memc Electronic Materials, Inc. | Partially devitrified crucible |
| CN101060980B (zh) * | 2004-11-19 | 2010-09-22 | 阿克佐诺贝尔股份有限公司 | 制备柔性机械补偿的透明层状材料的方法 |
| EP1681712A1 (en) | 2005-01-13 | 2006-07-19 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Method of producing substrates for optoelectronic applications |
| FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
| FR2895420B1 (fr) * | 2005-12-27 | 2008-02-22 | Tracit Technologies Sa | Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede. |
| FR2895391B1 (fr) * | 2005-12-27 | 2008-01-25 | Commissariat Energie Atomique | Procede d'elaboration de nanostructures ordonnees |
| FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
| JP5271279B2 (ja) * | 2007-02-08 | 2013-08-21 | ソイテック | 高熱消散基板を製造する方法 |
| US7799656B2 (en) * | 2007-03-15 | 2010-09-21 | Dalsa Semiconductor Inc. | Microchannels for BioMEMS devices |
| FR2920589B1 (fr) * | 2007-09-04 | 2010-12-03 | Soitec Silicon On Insulator | "procede d'obtention d'un substrat hybride comprenant au moins une couche d'un materiau nitrure" |
| FR2925221B1 (fr) | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
| FR2926674B1 (fr) * | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
| FR2926748B1 (fr) | 2008-01-25 | 2010-04-02 | Commissariat Energie Atomique | Objet muni d'un element graphique reporte sur un support et procede de realisation d'un tel objet. |
| US7927975B2 (en) * | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8362482B2 (en) * | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8754533B2 (en) * | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US8384426B2 (en) * | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US9711407B2 (en) * | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US8405420B2 (en) * | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| FR2946435B1 (fr) | 2009-06-04 | 2017-09-29 | Commissariat A L'energie Atomique | Procede de fabrication d'images colorees avec une resolution micronique enfouies dans un support tres robuste et tres perenne |
| US7985658B2 (en) * | 2009-06-08 | 2011-07-26 | Aptina Imaging Corporation | Method of forming substrate for use in imager devices |
| FR2947098A1 (fr) | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US8294159B2 (en) | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| KR101055473B1 (ko) * | 2009-12-15 | 2011-08-08 | 삼성전기주식회사 | 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법 |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| FR2961948B1 (fr) * | 2010-06-23 | 2012-08-03 | Soitec Silicon On Insulator | Procede de traitement d'une piece en materiau compose |
| SG177816A1 (en) * | 2010-07-15 | 2012-02-28 | Soitec Silicon On Insulator | Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11956976B2 (en) * | 2010-10-11 | 2024-04-09 | Monolithic 3D Inc. | 3D semiconductor devices and structures with transistors |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11793005B2 (en) * | 2010-10-11 | 2023-10-17 | Monolithic 3D Inc. | 3D semiconductor devices and structures |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US20130154049A1 (en) * | 2011-06-22 | 2013-06-20 | George IMTHURN | Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology |
| FR2977069B1 (fr) | 2011-06-23 | 2014-02-07 | Soitec Silicon On Insulator | Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| RU2469433C1 (ru) * | 2011-07-13 | 2012-12-10 | Юрий Георгиевич Шретер | Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты) |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| WO2013190793A1 (ja) * | 2012-06-18 | 2013-12-27 | パナソニック株式会社 | 赤外線検出装置 |
| WO2014020387A1 (en) | 2012-07-31 | 2014-02-06 | Soitec | Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| FR3007891B1 (fr) * | 2013-06-28 | 2016-11-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite |
| JP6200273B2 (ja) * | 2013-10-17 | 2017-09-20 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| WO2015069456A1 (en) * | 2013-11-06 | 2015-05-14 | Applied Materials, Inc. | Sol gel coated support ring |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| DE112016004265T5 (de) | 2015-09-21 | 2018-06-07 | Monolithic 3D Inc. | 3d halbleitervorrichtung und -struktur |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| FR3042647B1 (fr) * | 2015-10-20 | 2017-12-01 | Soitec Silicon On Insulator | Structure composite et procede de fabrication associe |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| FR3045933B1 (fr) | 2015-12-22 | 2018-02-09 | Soitec | Substrat pour un dispositif a ondes acoustiques de surface ou a ondes acoustiques de volume compense en temperature |
| US10037985B2 (en) | 2016-05-17 | 2018-07-31 | X-Celeprint Limited | Compound micro-transfer-printed power transistor device |
| FR3051979B1 (fr) * | 2016-05-25 | 2018-05-18 | Soitec | Procede de guerison de defauts dans une couche obtenue par implantation puis detachement d'un substrat |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| FR3078822B1 (fr) * | 2018-03-12 | 2020-02-28 | Soitec | Procede de preparation d’une couche mince de materiau ferroelectrique a base d’alcalin |
| FR3079660B1 (fr) | 2018-03-29 | 2020-04-17 | Soitec | Procede de transfert d'une couche |
| CN109192670A (zh) * | 2018-08-17 | 2019-01-11 | 中国科学院上海微系统与信息技术研究所 | 柔性半导体复合薄膜及其制备方法 |
| CN109850877A (zh) * | 2019-02-21 | 2019-06-07 | 中国科学院上海微系统与信息技术研究所 | 石墨烯纳米带的转移方法 |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| CN111834279B (zh) * | 2020-06-29 | 2021-08-17 | 中国科学院上海微系统与信息技术研究所 | 一种临时键合和解键合方法、载片结构及应用 |
| US11152395B1 (en) | 2020-11-12 | 2021-10-19 | X-Celeprint Limited | Monolithic multi-FETs |
| FR3116652A1 (fr) | 2020-11-26 | 2022-05-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procédé de fabrication d’un composant comprenant une couche en matériau monocristallin compatible avec des budgets thermiques élevés |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102445A (ja) * | 1991-10-11 | 1993-04-23 | Canon Inc | 半導体基材の作製方法 |
| US5391257A (en) * | 1993-12-10 | 1995-02-21 | Rockwell International Corporation | Method of transferring a thin film to an alternate substrate |
| JPH0897389A (ja) * | 1994-09-22 | 1996-04-12 | Commiss Energ Atom | 基板上に半導体薄膜を有する構造の製造方法 |
| JPH08186166A (ja) * | 1994-12-27 | 1996-07-16 | Mitsubishi Materials Shilicon Corp | 張り合わせ誘電体分離ウェーハの製造方法 |
| JPH09213594A (ja) * | 1996-01-25 | 1997-08-15 | Commiss Energ Atom | 薄膜を最初の基体から目的の基体上に移動させる方法 |
| JPH1126733A (ja) * | 1997-07-03 | 1999-01-29 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器 |
| JP2000252224A (ja) * | 1999-02-26 | 2000-09-14 | Internatl Business Mach Corp <Ibm> | ホスト基板上に半導体構造を形成する方法および半導体構造 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3565594A (en) * | 1968-11-22 | 1971-02-23 | Normand A Hill | Gasoline vapor generator |
| US5044552A (en) * | 1989-11-01 | 1991-09-03 | The United States Of America As Represented By The United States Department Of Energy | Supersonic coal water slurry fuel atomizer |
| JPH04199504A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6074892A (en) * | 1996-05-07 | 2000-06-13 | Ciena Corporation | Semiconductor hetero-interface photodetector |
| FR2748851B1 (fr) * | 1996-05-15 | 1998-08-07 | Commissariat Energie Atomique | Procede de realisation d'une couche mince de materiau semiconducteur |
| JP3962465B2 (ja) * | 1996-12-18 | 2007-08-22 | キヤノン株式会社 | 半導体部材の製造方法 |
| JPH10223495A (ja) * | 1997-02-04 | 1998-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 柔軟な構造を有する半導体装置とその製造方法 |
| JPH11111839A (ja) * | 1997-10-01 | 1999-04-23 | Denso Corp | 半導体基板およびその製造方法 |
| US6150239A (en) * | 1997-05-31 | 2000-11-21 | Max Planck Society | Method for the transfer of thin layers monocrystalline material onto a desirable substrate |
| FR2765398B1 (fr) * | 1997-06-25 | 1999-07-30 | Commissariat Energie Atomique | Structure a composant microelectronique en materiau semi-conducteur difficile a graver et a trous metallises |
| JPH1197379A (ja) * | 1997-07-25 | 1999-04-09 | Denso Corp | 半導体基板及び半導体基板の製造方法 |
| FR2774214B1 (fr) * | 1998-01-28 | 2002-02-08 | Commissariat Energie Atomique | PROCEDE DE REALISATION D'UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT ET EN PARTICULIER SiCOI |
| JP2000036609A (ja) * | 1998-05-15 | 2000-02-02 | Canon Inc | 太陽電池の製造方法と薄膜半導体の製造方法、薄膜半導体の分離方法及び半導体形成方法 |
| FR2781082B1 (fr) * | 1998-07-10 | 2002-09-20 | Commissariat Energie Atomique | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur |
| FR2781925B1 (fr) * | 1998-07-30 | 2001-11-23 | Commissariat Energie Atomique | Transfert selectif d'elements d'un support vers un autre support |
| JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| FR2784795B1 (fr) * | 1998-10-16 | 2000-12-01 | Commissariat Energie Atomique | Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure |
| JP2000124092A (ja) * | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ |
| US6744800B1 (en) * | 1998-12-30 | 2004-06-01 | Xerox Corporation | Method and structure for nitride based laser diode arrays on an insulating substrate |
| US6326279B1 (en) * | 1999-03-26 | 2001-12-04 | Canon Kabushiki Kaisha | Process for producing semiconductor article |
| US6355541B1 (en) * | 1999-04-21 | 2002-03-12 | Lockheed Martin Energy Research Corporation | Method for transfer of thin-film of silicon carbide via implantation and wafer bonding |
| JP2003507568A (ja) * | 1999-08-26 | 2003-02-25 | エクソンモービル リサーチ アンド エンジニアリング カンパニー | 高温ｆｃｃ原料油による過熱アトマイジングスチーム |
| US7019339B2 (en) * | 2001-04-17 | 2006-03-28 | California Institute Of Technology | Method of using a germanium layer transfer to Si for photovoltaic applications and heterostructure made thereby |
| JP4097510B2 (ja) * | 2002-11-20 | 2008-06-11 | 株式会社沖データ | 半導体装置の製造方法 |
| JP5102445B2 (ja) | 2005-12-08 | 2012-12-19 | カゴメ株式会社 | 加熱手段を備えたストレーナー、ならびに、凍結濃縮汁の解凍システム及びその解凍方法 |
-
2000
- 2000-11-06 FR FR0014170A patent/FR2816445B1/fr not_active Expired - Lifetime
-
2001
- 2001-11-02 TW TW090127343A patent/TW513752B/zh not_active IP Right Cessation
- 2001-11-05 KR KR1020037006179A patent/KR100855083B1/ko active IP Right Grant
- 2001-11-05 EP EP01993021.3A patent/EP1344249B1/fr not_active Expired - Lifetime
- 2001-11-05 CN CNB018183360A patent/CN1327505C/zh not_active Expired - Lifetime
- 2001-11-05 WO PCT/FR2001/003401 patent/WO2002037556A1/fr active Application Filing
- 2001-11-05 AU AU2002223735A patent/AU2002223735A1/en not_active Abandoned
- 2001-11-05 US US10/415,672 patent/US6974759B2/en not_active Expired - Lifetime
- 2001-11-05 JP JP2002540206A patent/JP2004513517A/ja active Pending
-
2005
- 2005-09-23 US US11/233,785 patent/US8481409B2/en active Active
-
2009
- 2009-01-23 JP JP2009013500A patent/JP5528711B2/ja not_active Expired - Lifetime
-
2013
- 2013-03-06 JP JP2013044223A patent/JP5770767B2/ja not_active Expired - Lifetime
- 2013-03-15 US US13/841,196 patent/US8679946B2/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102445A (ja) * | 1991-10-11 | 1993-04-23 | Canon Inc | 半導体基材の作製方法 |
| US5391257A (en) * | 1993-12-10 | 1995-02-21 | Rockwell International Corporation | Method of transferring a thin film to an alternate substrate |
| JPH0897389A (ja) * | 1994-09-22 | 1996-04-12 | Commiss Energ Atom | 基板上に半導体薄膜を有する構造の製造方法 |
| JPH08186166A (ja) * | 1994-12-27 | 1996-07-16 | Mitsubishi Materials Shilicon Corp | 張り合わせ誘電体分離ウェーハの製造方法 |
| JPH09213594A (ja) * | 1996-01-25 | 1997-08-15 | Commiss Energ Atom | 薄膜を最初の基体から目的の基体上に移動させる方法 |
| JPH1126733A (ja) * | 1997-07-03 | 1999-01-29 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器 |
| JP2000252224A (ja) * | 1999-02-26 | 2000-09-14 | Internatl Business Mach Corp <Ibm> | ホスト基板上に半導体構造を形成する方法および半導体構造 |
Non-Patent Citations (1)
| Title |
|---|
| HAMAGUCHI, T.; ENDO, E.; KIMURA, M.; NAKAMAE, M.: "Novel LSI/SOI wafer fabrication using device layer transfer technique", ELECTRON DEVICES MEETING, 1985 INTERNATIONAL, vol. 31, JPN7007000125, 1985, US, pages 688 - 691, ISSN: 0000907994 * |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010517259A (ja) * | 2007-01-22 | 2010-05-20 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 粗面化処理方法 |
| JP2009033131A (ja) * | 2007-06-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体基板の製造方法及び半導体装置 |
| JP2009044136A (ja) * | 2007-07-13 | 2009-02-26 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法 |
| JP2009094490A (ja) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| JP2009212387A (ja) * | 2008-03-05 | 2009-09-17 | Semiconductor Energy Lab Co Ltd | 半導体基板の製造方法 |
| US8572825B2 (en) | 2008-12-10 | 2013-11-05 | Murata Manufacturing Co., Ltd. | Method for producing piezoelectric composite substrate and method for producing piezoelectric element |
| WO2010067794A1 (ja) * | 2008-12-10 | 2010-06-17 | 株式会社村田製作所 | 圧電性複合基板の製造方法、および圧電素子の製造方法 |
| WO2010082396A1 (ja) * | 2009-01-16 | 2010-07-22 | 住友電気工業株式会社 | 発光素子用基板 |
| JP2010278339A (ja) * | 2009-05-29 | 2010-12-09 | Shin-Etsu Chemical Co Ltd | 貼り合わせｓｏｉ基板の製造方法 |
| JP2013175787A (ja) * | 2009-12-30 | 2013-09-05 | Memc Electron Materials Inc | 多層結晶構造体の製造方法 |
| WO2014178356A1 (ja) * | 2013-05-01 | 2014-11-06 | 信越化学工業株式会社 | ハイブリッド基板の製造方法及びハイブリッド基板 |
| KR20160002814A (ko) * | 2013-05-01 | 2016-01-08 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 하이브리드 기판의 제조 방법 및 하이브리드 기판 |
| JPWO2014178356A1 (ja) * | 2013-05-01 | 2017-02-23 | 信越化学工業株式会社 | ハイブリッド基板の製造方法及びハイブリッド基板 |
| US9741603B2 (en) | 2013-05-01 | 2017-08-22 | Shin-Etsu Chemical Co., Ltd. | Method for producing hybrid substrate, and hybrid substrate |
| KR102229397B1 (ko) | 2013-05-01 | 2021-03-17 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 하이브리드 기판의 제조 방법 및 하이브리드 기판 |
| JP2021518320A (ja) * | 2018-03-28 | 2021-08-02 | ソイテックＳｏｉｔｅｃ | ＧａＡｓ材料の単結晶層を製造するための方法、及びＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板 |
| JP7358707B2 (ja) | 2018-03-28 | 2023-10-11 | ソイテック | ＧａＡｓ材料の単結晶層を製造するための方法、及びＧａＡｓ材料の単結晶層をエピタキシャル成長させるための基板 |
| US11976380B2 (en) | 2018-03-28 | 2024-05-07 | Soitec | Method for manufacturing a monocrystalline layer of GaAs material and substrate for epitaxial growth of a monocrystalline layer of GaAs material |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009081478A (ja) | 2009-04-16 |
| JP5528711B2 (ja) | 2014-06-25 |
| JP5770767B2 (ja) | 2015-08-26 |
| US6974759B2 (en) | 2005-12-13 |
| FR2816445B1 (fr) | 2003-07-25 |
| US8481409B2 (en) | 2013-07-09 |
| CN1473361A (zh) | 2004-02-04 |
| US8679946B2 (en) | 2014-03-25 |
| EP1344249B1 (fr) | 2017-01-18 |
| AU2002223735A1 (en) | 2002-05-15 |
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| US20060079071A1 (en) | 2006-04-13 |
| JP2013138248A (ja) | 2013-07-11 |
| WO2002037556A1 (fr) | 2002-05-10 |
| US20040014299A1 (en) | 2004-01-22 |
| US20130230967A1 (en) | 2013-09-05 |
| TW513752B (en) | 2002-12-11 |
| EP1344249A1 (fr) | 2003-09-17 |
| CN1327505C (zh) | 2007-07-18 |
| KR20030051782A (ko) | 2003-06-25 |
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