JPH0897389A - 基板上に半導体薄膜を有する構造の製造方法 - Google Patents

基板上に半導体薄膜を有する構造の製造方法

Info

Publication number
JPH0897389A
JPH0897389A JP7233119A JP23311995A JPH0897389A JP H0897389 A JPH0897389 A JP H0897389A JP 7233119 A JP7233119 A JP 7233119A JP 23311995 A JP23311995 A JP 23311995A JP H0897389 A JPH0897389 A JP H0897389A
Authority
JP
Japan
Prior art keywords
thin film
substrate
manipulator
manufacturing
binding energy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7233119A
Other languages
English (en)
Other versions
JP3819954B2 (ja
Inventor
Michel Bruel
ミシェル・ブリュエル
Thierry Poumeyrol
ティェリー・プメイロ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JPH0897389A publication Critical patent/JPH0897389A/ja
Application granted granted Critical
Publication of JP3819954B2 publication Critical patent/JP3819954B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

(57)【要約】 【課題】 従来の薄膜製造方法では、多数の連続した工
程、特に熱処理工程および侵食工程は、薄膜の製造工程
を非常に複雑なものとし、かつ、コストがかさむものと
していた。さらに、これら熱処理工程および侵食工程
は、微細に得られた薄膜の品質を低下させていた。 【解決手段】 ターゲット基板24上に半導体薄膜4が
固着された構造を製造するための方法であって、 a)半導体薄膜4を第1の基板上に備えた第1の構造を
製造する工程と、 b)薄膜4を、第1の基板からターゲット基板24まで
移送する工程とを具備する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体薄膜の膨張
係数に対して均等なあるいは異なる膨張係数を有する基
板上に、半導体薄膜を構成した構造の製造方法に関する
ものである。本発明は、マイクロエレクトロニクスの分
野に特に応用可能であり、また、石英基板あるいはガラ
ス基板上に薄膜状の単結晶シリコン膜を形成した構造の
製造に際してさらに好適なものである。そのような構造
は、例えば、アクティブマトリクス型の平面表示装置の
製造に使用される。
【0002】
【従来の技術】薄膜と異なる性質を有する基板に対して
薄膜を配置する際には、一般に、異なる膨張係数に基づ
く膨張度の差の問題が発生する。この問題が特に端的に
現れる一例を、ガラス基板あるいは石英基板上に単結晶
シリコン膜を配置する場合に見ることができる。シリコ
ンの膨張係数は、およそ2.6から2.8ppm/℃で
あり、一方、石英の膨張係数は、およそ0.2から0.
5ppm/℃である。ガラスに関しては、膨張係数は、
特にその組成によって決まるものであり、シリコンの膨
張係数と石英の膨張係数の間の値である。薄膜と基板と
の間の膨張係数の差は、重大な機械的応力をもたらす。
【0003】既知の薄膜の製造工程、例えば、石英基板
への単結晶シリコンの製造は、以下の工程を有してい
る。 −石英基板上に単結晶シリコンウェハを周囲温度で固着
させる。この場合、固着に先立って両表面を清浄とし、
化学処理を施しておく。 −過度に膨張応力を生成させずに結合エネルギを増加さ
せるために、50から70℃の低温で熱処理を施す。こ
こで、過度に膨張応力を生成させてしまうと、基板やウ
ェハが割れたり分離したりすることになる。 −シリコンウェハを機械的、機械化学的(mechanicoche
mical) あるいは化学的に侵食して、数マイクロメート
ルから数十マイクロメートルの厚さのシリコン膜だけを
残す。 −シリコン膜の固着力を高めるために100℃を少し超
える温度で熱処理を施す。この処理中においてシリコン
と石英との境界にはたらく応力は、シリコン膜の膜厚が
薄くなるほど、より小さいものとなる。 −所望の厚さを得るために膜に対して化学的あるいは機
械化学的な最終研磨を行う。 −シリコン・石英間の結合を完全なものとするために、
例えば600℃で高温熱処理を行う。
【0004】通常は、連続的ないくつかの侵食工程およ
び熱処理工程が必要である。侵食工程により、ウェハの
厚さを漸次減少させることができる。熱処理は、膜と基
板との間の結合エネルギを増加させるけれども、膜と基
板との間の異なる膨張に基づく機械的張力を発生させて
しまう。膜厚を薄くすることにより、すなわち侵食は、
膨張差に基づく現象を改良することができる。
【0005】
【発明が解決しようとする課題】多数の連続した工程、
特に熱処理工程および侵食工程は、前記薄膜の製造工程
を非常に複雑なものとし、かつ、コストがかさむものと
している。さらに、これら熱処理工程および侵食工程
は、微細に得られた薄膜の品質を低下させる。
【0006】さらに、基板と薄膜とが均等な膨張係数を
有する場合でさえも、基板上への直接的な膜形成は、問
題を起こすことになるとともに、移送工程の実行を必要
とする。これは、例えば、薄膜製造のために使用される
温度が基板の許容温度を超えるような場合である。
【0007】本発明の目的は、既知の製造方法における
複雑さに苦しめられない製造方法を提供することであ
り、またそれにより良質な薄膜の形成をもたらすことで
ある。
【0008】
【課題を解決するための手段】上記欠点を克服するた
め、本発明は、ターゲット基板上に半導体薄膜が固着さ
れた構造を製造するための方法であって、 a)前面と称される開放された第1の面と、後面と称さ
れかつ第1の基板に対して第1の結合エネルギE0 でも
って結合される第2の面とを有する半導体薄膜を、第1
の基板上に備えた構造を製造する工程と、 b)薄膜と第1の基板との結合体に第1の結合エネルギ
に打ち勝ち得る引き離し力を印加することにより薄膜を
第1の基板から引き離すことと、薄膜をターゲット基板
に固着させることとを行って、薄膜を第1の基板からタ
ーゲット基板へと移送する工程とを具備することを特徴
としている。
【0009】本発明のある形態においては、前記b)記
載の移送工程は、 b1) マニピュレータ(a manipulator)を、薄膜の第
1の面に対して、第1の結合エネルギよりも大きい第2
の結合エネルギE1 でもって固着させる工程と、 b2) 薄膜をその第2の面において水平に第1の基板か
ら引き離すことにより、薄膜と第1の基板とを分離させ
る工程と、 b3) 薄膜の第2の面をターゲット基板に第3の結合エ
ネルギE2 でもって固着させるとともに、薄膜をマニピ
ュレータから分離させる工程とを具備している。
【0010】マニピュレータという用語は、基板のよう
な支持体を意味するものとして理解される。そして、マ
ニピュレータにより、特に薄膜を第1の基板から分離す
る際などに、薄膜を支持あるいは保持することができ
る。この支持体は、薄膜を機械的に把持して引き離し力
を作用させるものとして機能する。
【0011】薄膜とマニピュレータとの結合体に引き離
し力を印加して薄膜をマニピュレータから分離させるた
めには、第3の結合エネルギE2 を、第2の結合エネル
ギE1 よりも大きくする。
【0012】本発明のある変形においては、前記b)記
載の移送工程は、薄膜の第1の面をターゲット基板に対
して第1の結合エネルギよりも大きい結合エネルギでも
って直接的に固着させ、これに続いてその後、薄膜を第
1の基板から引き離す工程を具備している。
【0013】本発明の結果として、薄膜は、第1の基板
上に直接的に形成することができる。すなわち、薄膜の
膨張係数と均等か非常に近い膨張係数を有する基板上に
直接的に形成することができる。これは、例えば既知の
接触処理、例えばウェハの結合により、また機械的ある
いは機械化学的侵食により達成することができる。この
ような場合においては、異なる膨張に基づく問題が発生
することはなく、薄膜の膜厚低減処理を非常に容易に行
うことができる。
【0014】本発明の他の実施形態によれば、薄膜は、
希ガス(rare gas)のイオンあるいは水素のイオンを補
助基板(a supplementary substrate) 中にその表面か
ら注入(an implantation)することにより得ることが
できる。この注入により、補助基板において薄膜表面を
形成する平面と実質的に一致して広がるガス状のマイク
ロバブルの層が生成される。イオンの注入深さにより、
薄膜の膜厚を制御することができる。本発明において
は、第1の基板は、薄膜に対して第1の結合エネルギで
もって固着される。これに引き続いて、結晶再配列効果
およびガス状マイクロバブルにおける圧力効果による剥
離、すなわち薄膜の補助基板の残余からの剥離をもたら
す熱処理が行われる。
【0015】薄膜への第1の基板の供給に続いて、薄膜
の開放面には、直接ターゲット基板が固着されるか、マ
ニピュレータが固着されるかである。
【0016】マニピュレータは、例えばフィルムであっ
ても良いし、あるいはポリ塩化ビニルのような有機材料
からなる柔軟なシートであっても良い。また、アルミニ
ウムフィルムを使用することもできる。
【0017】本発明における固着は、固着されるべき表
面の熱的および/または圧力的および/または化学的表
面処理によりなされる。特に、薄膜とマニピュレータと
の固着の場合には、アクリル系接着剤(an acrylic adh
esive) あるいはエポキシ系接着剤(an epoxy adhesiv
e) 等の接着剤によりマニピュレータを覆って使用する
こともまた可能である。
【0018】マニピュレータと薄膜との間の結合エネル
ギが、薄膜と第1の基板との間の結合エネルギよりも大
きいことは重要である。
【0019】マニピュレータと薄膜とを固着させる他の
可能な方法は、これら2つの部材間に静電力を適用する
ことである。半導体薄膜とマニピュレータとの間には、
電界が印加される。この場合、マニピュレータは、アル
ミニウムのような電気を導通する材料からなる電極(ar
mature)を形成する導電性フィルムを有している。
【0020】絶縁性フィルムあるいは絶縁性コーティン
グが、導電性フィルム上に、キャパシタの誘電体を形成
するために設けられる。この場合のキャパシタの電極
は、導電性フィルムと薄膜とである。これら2つの電極
間に電圧を印加することにより、薄膜とマニピュレータ
との間に結合エネルギを生成することができ、この結合
エネルギは、静電張力を調節することにより制御するこ
とができる。結合力を印加することや除去することは、
単に、静電張力を印加したり除去したりすることで達成
できる。
【0021】マニピュレータが薄膜に堅固に結合したと
き、すなわち第1の基板と薄膜との結合エネルギE0
りも大きい結合エネルギE1 でもって結合したときに
は、(第1の基板と薄膜との)引き離し工程が行われ
る。
【0022】本発明における引き離しには、たいてい張
力および/または剪断力を利用することができる。張力
および/または剪断力という用語は、結果として生じる
力を意味するものとして理解される。したがって、張力
および/または剪断力は、単独の力であっても良いし、
複数の力に分類されるものであってそれらの作用が組み
合わさったものであっても良い。
【0023】薄膜のターゲット基板への固着と、薄膜の
マニピュレータからの分離とは、いかなる順序で行って
も良い。つまり、薄膜のターゲット基板への接触は、マ
ニピュレータからの分離の先にも後にも行うことができ
る。
【0024】操作の順序は、ターゲット基板に接触され
る薄膜の面に依存する。本発明によれば、ターゲット基
板は、薄膜の前面および後面のいずれに対しても接触可
能である。
【0025】本発明の第1実施形態によれば、薄膜の後
面は、前面がマニピュレータと接触しているときには、
開放面となり、ターゲット基板の一面に固着される。こ
の固着は、また、既知の方法により、接着剤を利用し
て、あるいは表面処理および/または熱処理および/ま
たは圧力を利用して、あるいは静電力を利用して達成す
ることができる。
【0026】マニピュレータは、その後薄膜から分離さ
れる。分離は、薄膜を第1の基板から分離させる操作と
同様に、引き離し力の効果で達成される。この場合、薄
膜とターゲット基板との結合エネルギE2 が、薄膜とマ
ニピュレータとの結合エネルギE1 よりも大きいことが
重要である。
【0027】マニピュレータと薄膜との結合が静電力に
よりなされている場合には、分離は、単に、その静電力
を除去するだけで行える。薄膜とマニピュレータとの分
離は、マニピュレータを溶解槽(chemical bath)中で
溶解させることによっても達成することができる。
【0028】本発明の他の実施形態によれば、薄膜のマ
ニピュレータからの分離は、ターゲット基板との接触前
に行われる。マニピュレータと薄膜とにより形成される
結合体は、マニピュレータを溶解し得る溶解槽に浸漬さ
れる。マニピュレータがアルミニウムから形成されてい
るときには、溶解槽としては、フッ化水素酸を使用する
ことができる。接着がエポキシ樹脂系接着剤でなされて
いる場合には、接着剤は、例えば、硝酸により溶解され
る。
【0029】マニピュレータが溶解されたときには、薄
膜は、溶解槽表面に漂うことになる。薄膜は、溶解槽中
に共に浸漬された後、例えばピンセットにより溶解槽の
表面に引き上げられて、ターゲット基板上に集められ
る。
【0030】この製造方法の実施形態によれば、薄膜を
ターゲット基板に集める際に、薄膜の前面および後面の
いずれをもターゲット基板に接触させることができる。
【0031】薄膜のターゲット基板への移送を容易にす
るためには、ターゲット基板を薄膜よりも大きなサイズ
とすれば良い。
【0032】本発明の他の特徴点および利点は、添付図
面を参照して以下に記述されている。
【0033】
【発明の実施の形態】図1は、第1の基板とこの基板に
対して接触状態にある薄膜との概略的な断面図である。
図2は、基板、薄膜およびこの薄膜と接触状態にあるマ
ニピュレータの概略的な断面図である。図3は、薄膜と
接触状態にあるマニピュレータの概略的な断面図であっ
て、薄膜は、第1の基板から分離されている。図4は、
マニピュレータ、薄膜およびこの薄膜が移送されるター
ゲット基板の概略的な断面図であって、マニピュレータ
は、薄膜から分離されている。
【0034】図1は、第1の基板2、およびその上に形
成された薄膜4からなる開始時点での構造を示してい
る。この場合、基板2は、例えば半導体材料であり、薄
膜4は、単結晶構造を有していることが好ましい。
【0035】既知の方法においては、薄膜の形成は、例
えば、周囲温度におけるシリコンウェハの基板2に対す
る結合過程と、基板2に対するウェハの結合エネルギを
高めるための熱処理過程と、膜厚を減少させるための侵
食過程とを有している。これらの操作は、薄膜と基板と
が同じ性質を有しているとき、あるいは本質的に同じ膨
張係数を有しているときのどちらかであれば、容易に達
成することができる。
【0036】本発明、および特に本発明による実施形態
によれば、薄膜4は、希ガスイオンあるいは水素イオン
の補助基板へのある深さまでの注入により形成すること
ができる。そのような注入は、補助基板においてガス状
のマイクロバブルを含む薄い層を生成し、この薄い層
は、薄膜を形成し、前記薄膜が第1の基板に固着された
ときに引き続いて補助基板の残余から薄膜を分離させる
ための剥離”平面”を構成する。そのような薄膜形成方
法は、例えばフランス特許2681472に記述されて
いる。
【0037】このとき、薄膜4は、基板2と接触状態に
ある後面8と、開放された前面10とを有している。
【0038】マニピュレータ12は、例えば図2に示す
ように、例えばエポキシ樹脂系接着剤で覆われたアルミ
ニウム板あるいはアクリル系接着剤で覆われたポリ塩化
ビニルである。そして、マニピュレータ12は、薄膜4
の前面10に対して結合エネルギE1 で結合されてい
る。この結合エネルギE1 は、薄膜4と基板2との結合
エネルギE0 よりも大きい。薄膜4の後面8は、基板2
と接触したままである。
【0039】図2において、それぞれ矢印14および1
6で示されている張力および剪断力は、マニピュレータ
12および/または基板2に印加されている。基板2
は、これら張力および剪断力がマニピュレータ12に印
加されるにしても、定位置に固定状態とされている。張
力14および剪断力16は、薄膜4と基板2との分離を
引き起こす。このとき、薄膜4は、図3に示すように、
マニピュレータ12と接触したままである。
【0040】図3は、また、静電力を利用した薄膜4と
マニピュレータ12との他の接触方法を概略的に示すも
のである。好ましくは金属体とされたマニピュレータ1
2は、高電圧電源の一方の端子18に接続されている。
薄膜4は、高電圧電源の他方の端子20に接続されてい
る。この場合、マニピュレータ12を薄膜4から電気的
に絶縁するために、絶縁層22が、マニピュレータ12
の面上に形成されている。この場合、マニピュレータ1
2および薄膜4は、それぞれキャパシタの電極を形成し
ており、電圧が端子18、20間に印加されたときに
は、静電力により(絶縁層22を介して)互いに引き合
うようになっている。
【0041】図4は、薄膜4がターゲット基板24に固
着される様子を示しており、これとともに薄膜4とマニ
ピュレータ12との分離の様子を示している。ターゲッ
ト基板24の寸法は、薄膜4の寸法よりも大きいことが
好ましい。例えば、ターゲット基板は、直径12.5c
mのペレットであり、これに対して薄膜の表面8あるい
は10の寸法は、10cmである。
【0042】ターゲット基板24は、例えば、ガラス板
あるいは石英板であり、薄膜の膨張係数とは異なった膨
張係数を有することもある。したがって、固着が例えば
接触面の化学処理によりなされた場合には、周囲温度で
固着を達成することができ、膨張の問題は発生しない。
結合エネルギを高めるために、この工程に熱処理工程を
続けることもできる。薄膜4が形成される際に、あるい
はターゲット基板24との接触に先立って厚さが減少さ
れる際に、熱処理は、過度の膨張差による応力を発生さ
せることがない。薄膜4が薄いことにより、薄膜4の変
形は、それが固着されるターゲット基板24の変形に従
うことになる。
【0043】薄膜4がターゲット基板24に固着された
ときには、マニピュレータ12は、矢印26および28
で示される張力および/または剪断力により分離され
る。張力26および剪断力28は、図2における張力1
4および剪断力16と同様に、手動であるいは機械的に
印加することができる。
【0044】この操作の間に、薄膜4とターゲット基板
24との間の結合エネルギE2 は、薄膜4とマニピュレ
ータ12との間の結合エネルギE1 よりも大きいものと
することができる。
【0045】上述したように、マニピュレータ12は、
薄膜4から分離することができる。この分離は、溶解槽
中で溶解させることにより、あるいは結合が静電力によ
りなされている場合には静電張力を妨害することにより
達成される。
【0046】さらに、マニピュレータ12を、薄膜4の
ターゲット基板12上への収集の前に溶解することもで
きる。この場合、薄膜4は、ターゲット基板24に対し
て前面10および後面8のどちら側の面においても接触
可能となる。
【0047】
【発明の効果】本発明によれば、薄膜と基板とが異なる
熱膨張係数を有する場合であっても、本発明に基づいて
熱膨張差による応力を除去することにより、基板上に薄
膜を構成した構造を得ることが可能となり、その結果、
高品質の薄膜を得ることができる。
【図面の簡単な説明】
【図1】第1の基板とこの基板に対して接触状態にある
薄膜との概略的な断面図である。
【図2】基板、薄膜およびこの薄膜と接触状態にあるマ
ニピュレータの概略的な断面図である。
【図3】薄膜と接触状態にあるマニピュレータの概略的
な断面図であって、薄膜は、第1の基板から分離されて
いる。
【図4】マニピュレータ、薄膜およびこの薄膜が移送さ
れるターゲット基板の概略的な断面図であって、マニピ
ュレータは、薄膜から分離されている。
【符号の説明】
2 第1の基板 4 半導体薄膜 8 後面(第2の面) 10 前面(第1の面) 12 マニピュレータ 24 ターゲット基板 E0 第1の結合エネルギ E1 第2の結合エネルギ E2 第3の結合エネルギ

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 ターゲット基板(24)上に半導体薄膜
    (4)が固着された構造を製造するための方法であっ
    て、 a)前面と称される開放された第1の面(10)と、後
    面と称されかつ第1の基板に対して第1の結合エネルギ
    (E0 )でもって結合される第2の面(8)とを有する
    前記半導体薄膜を、前記第1の基板(2)上に備えた第
    1の構造を製造する工程と、 b)前記薄膜と前記第1の基板との結合体に前記第1の
    結合エネルギに打ち勝ち得る引き離し力を印加すること
    により前記薄膜(4)を前記第1の基板(2)から引き
    離すことと、前記薄膜(4)を前記ターゲット基板(2
    4)に固着させることとを行って、前記薄膜(4)を前
    記第1の基板から前記ターゲット基板(24)へと移送
    する工程とを具備することを特徴とする基板上に半導体
    薄膜を有する構造の製造方法。
  2. 【請求項2】 前記b)記載の移送工程は、 b1) マニピュレータ(12)を、前記薄膜(4)の前
    記第1の面(10)に対して、前記第1の結合エネルギ
    よりも大きい第2の結合エネルギ(E1 )でもって固着
    させる工程と、 b2) その前記第2の面(8)と前記第1の基板とがレ
    ベルとなるように前記薄膜(4)を引き離すことによ
    り、前記薄膜(4)と前記第1の基板(2)とを分離さ
    せる工程と、 b3) 前記薄膜(4)の前記第2の面(8)を前記ター
    ゲット基板に第3の結合エネルギ(E2 )でもって固着
    させるとともに、前記薄膜(4)を前記マニピュレータ
    から分離させる工程とを具備することを特徴とする請求
    項1記載の製造方法。
  3. 【請求項3】 前記第3の結合エネルギ(E2 )は、前
    記第2の結合エネルギ(E1 )よりも大きいことを特徴
    とする請求項2記載の製造方法。
  4. 【請求項4】 前記b)記載の移送工程は、前記薄膜
    (4)の前記第1の面(10)を前記ターゲット基板
    (24)に対して前記第1の結合エネルギよりも大きい
    結合エネルギでもって直接的に固着させ、これに続いて
    その後に、前記薄膜(4)を前記第1の基板(2)から
    引き離す工程を具備することを特徴とする請求項1記載
    の製造方法。
  5. 【請求項5】 前記第1の基板(2)は、前記薄膜の膨
    張係数と実質的に均等な膨張係数を有することを特徴と
    する請求項1記載の製造方法。
  6. 【請求項6】 前記引き離し力は、張力および/または
    剪断力を備えることを特徴とする請求項1ないし3のい
    ずれかに記載の製造方法。
  7. 【請求項7】 前記第1の基板上の前記薄膜は、 −補助基板において薄膜表面を形成する平面と実質的に
    一致して広がるガス状のマイクロバブルの層を生成する
    ために希ガスのイオンあるいは水素のイオンを補助基板
    中にその表面から注入し、 −前記薄膜と前記第1の基板とを前記第1の結合エネル
    ギでもって固着させ、 −結晶再配列効果およびガス状マイクロバブルにおける
    圧力効果により前記薄膜の前記補助基板の残余からの剥
    離をもたらす熱処理を行うことにより得られることを特
    徴とする請求項1記載の製造方法。
  8. 【請求項8】 前記 b3)工程において、前記薄膜
    (4)と前記マニピュレータとの分離が、前記薄膜
    (4)の前記ターゲット基板(24)への固着の後にな
    されることを特徴とする請求項2記載の製造方法。
  9. 【請求項9】 前記 b3)工程において、前記薄膜
    (4)と前記マニピュレータとの分離が、前記薄膜
    (4)の前記ターゲット基板(24)への固着に先立っ
    てなされることを特徴とする請求項2記載の製造方法。
  10. 【請求項10】 前記 b3)工程において、前記マニピ
    ュレータと前記薄膜とは、前記マニピュレータを溶解さ
    せるために溶解槽に浸漬され、前記薄膜は、前記ターゲ
    ット基板上に集められることを特徴とする請求項9記載
    の製造方法。
  11. 【請求項11】 前記 b3)工程において、前記薄膜
    (4)は、前記ターゲット基板(24)に対して、前記
    第2の面あるいはこれに代えて前記第1の面において固
    着されることを特徴とする請求項9記載の製造方法。
  12. 【請求項12】 前記 b1)工程において、前記マニピ
    ュレータ(12)と前記薄膜(4)との固着は、静電力
    によりもたらされ、そして、前記 b3)工程において、
    前記薄膜(4)と前記マニピュレータ(12)との分離
    は、前記静電力を除去することによりなされることを特
    徴とする請求項2記載の製造方法。
  13. 【請求項13】 前記固着が、固着されるべき表面の熱
    的および/または圧力的および/または化学的表面処理
    によりなされることを特徴とする請求項1記載の製造方
    法。
  14. 【請求項14】 前記薄膜と前記マニピュレータとの前
    記固着は、接着剤によりなされることを特徴とする請求
    項2記載の製造方法。
  15. 【請求項15】 前記ターゲット基板は、前記薄膜の前
    記第1の面および第2の面の一方に対して接触する表面
    を有することを特徴とする請求項1記載の製造方法。
  16. 【請求項16】 前記薄膜(4)は、単結晶半導体材料
    膜であることを特徴とする請求項1記載の製造方法。
JP23311995A 1994-09-22 1995-09-11 基板上に半導体薄膜を有する構造の製造方法 Expired - Lifetime JP3819954B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9411311A FR2725074B1 (fr) 1994-09-22 1994-09-22 Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
FR9411311 1994-09-22

Publications (2)

Publication Number Publication Date
JPH0897389A true JPH0897389A (ja) 1996-04-12
JP3819954B2 JP3819954B2 (ja) 2006-09-13

Family

ID=9467171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23311995A Expired - Lifetime JP3819954B2 (ja) 1994-09-22 1995-09-11 基板上に半導体薄膜を有する構造の製造方法

Country Status (4)

Country Link
US (1) US5863830A (ja)
EP (1) EP0703609A1 (ja)
JP (1) JP3819954B2 (ja)
FR (1) FR2725074B1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190937B1 (en) 1996-12-27 2001-02-20 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
JP2004513517A (ja) * 2000-11-06 2004-04-30 コミツサリア タ レネルジー アトミーク ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法
US6756289B1 (en) 1996-12-27 2004-06-29 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
US6790747B2 (en) 1997-05-12 2004-09-14 Silicon Genesis Corporation Method and device for controlled cleaving process
JP2005109503A (ja) * 2003-09-30 2005-04-21 Commiss Energ Atom 接合によって積層構造を形成しているウェハを分離するための方法
JP2005528779A (ja) * 2002-03-28 2005-09-22 コミツサリア タ レネルジー アトミーク 半導体膜の薄層化方法
JP2005532674A (ja) * 2002-03-25 2005-10-27 コミツサリア タ レネルジー アトミーク エレメントを基板から基板へ移設する方法
US6998329B2 (en) 2001-07-31 2006-02-14 Shin-Etsu Handotai Co., Ltd. SOI wafer producing method, and wafer separating jig
KR100704107B1 (ko) * 1996-05-15 2007-07-06 꼼미사리아 아 레네르지 아토미끄 박층의반도체재료를제조하는방법
JP2009507363A (ja) * 2005-07-27 2009-02-19 シリコン・ジェネシス・コーポレーション 制御された劈開プロセスを用いてプレート上の複数タイル部分を形成する方法および構造
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3293736B2 (ja) 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
US7148119B1 (en) 1994-03-10 2006-12-12 Canon Kabushiki Kaisha Process for production of semiconductor substrate
US20030087503A1 (en) * 1994-03-10 2003-05-08 Canon Kabushiki Kaisha Process for production of semiconductor substrate
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
FR2755537B1 (fr) * 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
FR2756847B1 (fr) * 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique
SG71094A1 (en) 1997-03-26 2000-03-21 Canon Kk Thin film formation using laser beam heating to separate layers
SG63832A1 (en) 1997-03-26 1999-03-30 Canon Kk Substrate and production method thereof
JP3492142B2 (ja) 1997-03-27 2004-02-03 キヤノン株式会社 半導体基材の製造方法
SG68035A1 (en) 1997-03-27 1999-10-19 Canon Kk Method and apparatus for separating composite member using fluid
US5985742A (en) 1997-05-12 1999-11-16 Silicon Genesis Corporation Controlled cleavage process and device for patterned films
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US6291313B1 (en) 1997-05-12 2001-09-18 Silicon Genesis Corporation Method and device for controlled cleaving process
US8835282B2 (en) 1997-05-12 2014-09-16 Silicon Genesis Corporation Controlled process and resulting device
WO1998052216A1 (en) 1997-05-12 1998-11-19 Silicon Genesis Corporation A controlled cleavage process
US6027988A (en) * 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
FR2766620B1 (fr) * 1997-07-22 2000-12-01 Commissariat Energie Atomique Realisation de microstructures ou de nanostructures sur un support
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
SG87916A1 (en) * 1997-12-26 2002-04-16 Canon Kk Sample separating apparatus and method, and substrate manufacturing method
US6413874B1 (en) 1997-12-26 2002-07-02 Canon Kabushiki Kaisha Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same
JP4323577B2 (ja) 1997-12-26 2009-09-02 キヤノン株式会社 分離方法および半導体基板の製造方法
FR2774510B1 (fr) 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
US6540861B2 (en) 1998-04-01 2003-04-01 Canon Kabushiki Kaisha Member separating apparatus and processing apparatus
US5933750A (en) * 1998-04-03 1999-08-03 Motorola, Inc. Method of fabricating a semiconductor device with a thinned substrate
US7227176B2 (en) 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
US6291326B1 (en) 1998-06-23 2001-09-18 Silicon Genesis Corporation Pre-semiconductor process implant and post-process film separation
US6534381B2 (en) * 1999-01-08 2003-03-18 Silicon Genesis Corporation Method for fabricating multi-layered substrates
JP2000223683A (ja) * 1999-02-02 2000-08-11 Canon Inc 複合部材及びその分離方法、貼り合わせ基板及びその分離方法、移設層の移設方法、並びにsoi基板の製造方法
US6346459B1 (en) 1999-02-05 2002-02-12 Silicon Wafer Technologies, Inc. Process for lift off and transfer of semiconductor devices onto an alien substrate
FR2795866B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
FR2796491B1 (fr) 1999-07-12 2001-08-31 Commissariat Energie Atomique Procede de decollement de deux elements et dispositif pour sa mise en oeuvre
US6500732B1 (en) 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6263941B1 (en) 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
JP2002015971A (ja) * 2000-06-27 2002-01-18 Matsushita Electric Ind Co Ltd パターン形成方法及び半導体装置の製造装置
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
JP2002075917A (ja) * 2000-08-25 2002-03-15 Canon Inc 試料の分離装置及び分離方法
JP2002110949A (ja) 2000-09-28 2002-04-12 Canon Inc Soiの熱処理方法及び製造方法
US6660606B2 (en) 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
JP2002110688A (ja) 2000-09-29 2002-04-12 Canon Inc Soiの熱処理方法及び製造方法
US6498073B2 (en) * 2001-01-02 2002-12-24 Honeywell International Inc. Back illuminated imager with enhanced UV to near IR sensitivity
US6699770B2 (en) * 2001-03-01 2004-03-02 John Tarje Torvik Method of making a hybride substrate having a thin silicon carbide membrane layer
US6940089B2 (en) 2001-04-04 2005-09-06 Massachusetts Institute Of Technology Semiconductor device structure
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2834381B1 (fr) * 2002-01-03 2004-02-27 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
US7060632B2 (en) * 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US8187377B2 (en) 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
FR2850390B1 (fr) * 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
US7122095B2 (en) * 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US6864149B2 (en) * 2003-05-09 2005-03-08 Taiwan Semiconductor Manufacturing Company SOI chip with mesa isolation and recess resistant regions
FR2856192B1 (fr) * 2003-06-11 2005-07-29 Soitec Silicon On Insulator Procede de realisation de structure heterogene et structure obtenue par un tel procede
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7354815B2 (en) * 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
DE102006007293B4 (de) * 2006-01-31 2023-04-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Quasi-Substratwafers und ein unter Verwendung eines solchen Quasi-Substratwafers hergestellter Halbleiterkörper
JP5064695B2 (ja) * 2006-02-16 2012-10-31 信越化学工業株式会社 Soi基板の製造方法
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2922681A1 (fr) * 2007-10-23 2009-04-24 Soitec Silicon On Insulator Procede de detachement d'un substrat.
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US7473618B1 (en) 2008-04-22 2009-01-06 International Business Machines Corporation Temporary structure to reduce stress and warpage in a flip chip organic package
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
FR2978600B1 (fr) 2011-07-25 2014-02-07 Soitec Silicon On Insulator Procede et dispositif de fabrication de couche de materiau semi-conducteur
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
WO2015069452A1 (en) * 2013-11-05 2015-05-14 Applied Materials, Inc. Methods and apparatus for thin-film substrate formation
FR3019374A1 (fr) * 2014-03-28 2015-10-02 Soitec Silicon On Insulator Procede de separation et de transfert de couches

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179324A (en) * 1977-11-28 1979-12-18 Spire Corporation Process for fabricating thin film and glass sheet laminate
EP0192280A3 (en) 1980-04-10 1986-09-10 Massachusetts Institute Of Technology Method of producing sheets of crystalline material
NL8802028A (nl) * 1988-08-16 1990-03-16 Philips Nv Werkwijze voor het vervaardigen van een inrichting.
US5310446A (en) * 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
JP2812405B2 (ja) * 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
US5110748A (en) * 1991-03-28 1992-05-05 Honeywell Inc. Method for fabricating high mobility thin film transistors as integrated drivers for active matrix display
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704107B1 (ko) * 1996-05-15 2007-07-06 꼼미사리아 아 레네르지 아토미끄 박층의반도체재료를제조하는방법
US6190937B1 (en) 1996-12-27 2001-02-20 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
US6756289B1 (en) 1996-12-27 2004-06-29 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
US6790747B2 (en) 1997-05-12 2004-09-14 Silicon Genesis Corporation Method and device for controlled cleaving process
US8679946B2 (en) 2000-11-06 2014-03-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Manufacturing process for a stacked structure comprising a thin layer bonding to a target substrate
US8481409B2 (en) 2000-11-06 2013-07-09 Commissariat A L'energie Atomique Manufacturing process for a stacked structure comprising a thin layer bonding to a target substrate
JP2004513517A (ja) * 2000-11-06 2004-04-30 コミツサリア タ レネルジー アトミーク ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法
JP2009081478A (ja) * 2000-11-06 2009-04-16 Commiss Energ Atom ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法
US6998329B2 (en) 2001-07-31 2006-02-14 Shin-Etsu Handotai Co., Ltd. SOI wafer producing method, and wafer separating jig
JP2005532674A (ja) * 2002-03-25 2005-10-27 コミツサリア タ レネルジー アトミーク エレメントを基板から基板へ移設する方法
JP2005528779A (ja) * 2002-03-28 2005-09-22 コミツサリア タ レネルジー アトミーク 半導体膜の薄層化方法
JP2005109503A (ja) * 2003-09-30 2005-04-21 Commiss Energ Atom 接合によって積層構造を形成しているウェハを分離するための方法
JP2009507363A (ja) * 2005-07-27 2009-02-19 シリコン・ジェネシス・コーポレーション 制御された劈開プロセスを用いてプレート上の複数タイル部分を形成する方法および構造
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US9356181B2 (en) 2006-09-08 2016-05-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US9640711B2 (en) 2006-09-08 2017-05-02 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US11444221B2 (en) 2008-05-07 2022-09-13 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region

Also Published As

Publication number Publication date
FR2725074A1 (fr) 1996-03-29
US5863830A (en) 1999-01-26
EP0703609A1 (fr) 1996-03-27
JP3819954B2 (ja) 2006-09-13
FR2725074B1 (fr) 1996-12-20

Similar Documents

Publication Publication Date Title
JP3819954B2 (ja) 基板上に半導体薄膜を有する構造の製造方法
US7498245B2 (en) Embrittled substrate and method for making same
TWI338936B (en) Semiconductor on glass insulator made using improved thinning process
JP4028017B2 (ja) 薄膜を最初の基体から目的の基体上に移動させる方法
TWI363891B (en) Manufacturing method of the flexible display device
US20230353115A1 (en) Process for transferring a thin layer to a support substrate that have different thermal expansion coefficients
CN109103079B (zh) 一种纳米级单晶薄膜及其制备方法
JP4995626B2 (ja) 貼り合わせ基板の製造方法
JPH08505010A (ja) 石英基板上の単結晶シリコン・アイランド作製方法
JP2006210898A (ja) Soiウエーハの製造方法及びsoiウェーハ
JPH11145438A (ja) Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
WO2006109614A1 (ja) Soiウェーハの製造方法およびこの方法により製造されたsoiウェーハ
EP1981064B1 (en) Process for producing a soi wafer
JP2003066858A (ja) 薄膜デバイス基板の製造方法
US10083850B2 (en) Method of forming a flexible semiconductor layer and devices on a flexible carrier
JPH06268183A (ja) 半導体装置の製造方法
CN112216642A (zh) 液体辅助黏合方法
JP2009537076A (ja) 絶縁体上半導体構造を形成するための方法
JP2012519372A (ja) ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法
CN111834279B (zh) 一种临时键合和解键合方法、载片结构及应用
JP2007297234A (ja) ガラス物品への部材の接合方法
CN110739214A (zh) 一种减少注入损伤制备soi的方法
JPH0245953A (ja) 半導体基板の製造方法及びその構造
JPH0479209A (ja) Soi基板の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041005

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20041227

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050405

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060214

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060616

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term