JPH08186166A - 張り合わせ誘電体分離ウェーハの製造方法 - Google Patents

張り合わせ誘電体分離ウェーハの製造方法

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JPH08186166A
JPH08186166A JP34032694A JP34032694A JPH08186166A JP H08186166 A JPH08186166 A JP H08186166A JP 34032694 A JP34032694 A JP 34032694A JP 34032694 A JP34032694 A JP 34032694A JP H08186166 A JPH08186166 A JP H08186166A
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JP
Japan
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wafer
dielectric
film
polysilicon film
bonded
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Pending
Application number
JP34032694A
Other languages
English (en)
Inventor
Hiroyuki Oi
浩之 大井
Masashi Watanabe
雅志 渡辺
Toshibumi Ishikawa
俊文 石川
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Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
Original Assignee
Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
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Publication date
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Priority to JP34032694A priority Critical patent/JPH08186166A/ja
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  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 従来と同等以上の平坦性を持つ張り合わせ面
を、従来よりもきわめて簡単な方法で得る。張り合わせ
誘電体分離ウェーハを短時間に製造する方法を提供す
る。 【構成】 シリコンウェーハ21の鏡面に誘電体分離用
のV字溝23を、さらに酸化膜24を形成する。高温C
VD法でポリシリコン膜25を成長させ、その表面を研
削する。研削面にSOG26をスピンコーティングし、
アニールする。SOGによる酸化膜26の表面の粗さを
TTVで1.6〜2.2μm、LTVで0.4〜1.0μm
程度とする。酸化膜26の表面を鏡面研磨してもよい。
酸化膜26と支持ウェーハ22の鏡面とを室温で重ね合
わせて密着させ、シリコンウェーハ21を支持ウェーハ
22に張り合わせた後、張り合わせ熱処理を行う。さら
に、シリコンウェーハの裏面を研削、研磨して酸化膜2
4の一部を露出させ、単結晶シリコン層を絶縁分離す
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は張り合わせ誘電体分離
ウェーハ(Dielectric Isolated
Wafer)の製造方法、詳しくは高温成長させたポリ
シリコン膜の研削面にSOG(Spin on Gla
ss)膜等を回転塗布した張り合わせ誘電体分離ウェー
ハの製造方法に関する。
【0002】
【従来の技術】誘電体分離ウェーハでは、シリコンウェ
ーハの表面に、誘電体分離用のV字形状の溝を形成した
後にドーパントの注入や拡散を行い、その後に酸化膜
(絶縁膜)を成膜し、この酸化膜上に低温CVD法また
は高温CVD法によってポリシリコン膜を堆積してい
る。そして、シリコンウェーハをその裏面側から研削、
研磨して上記酸化膜の一部を露出させ、これにより単結
晶シリコン層を絶縁分離している。
【0003】従来より、誘電体分離ウェーハを製造する
以下の方法が知られている。この方法では、誘電体分離
ウェーハにおいて、誘電体分離島を形成する目的で掘ら
れるV溝エッチングは、ウェーハ面内で高密度な20〜
100μmに及ぶ段差となる。この段差上にCVD成膜
されたポリシリコン膜は、通常60〜300μmの厚み
となる。こうして形成された高温CVDによるポリシリ
コン膜は、10〜230μm程度の適当な厚さに研削さ
れる。この研削面には、凹凸(0.1μm程度の研削
痕)が残っており、このままでは張り合わせには適さな
い。そこで、この研削面をさらに研磨し、凹凸のない張
り合わせに適した表面を作製する必要がある。しかし、
V溝による段差上に形成された高温CVDによるポリシ
リコン層のポリシリコンは粒径が大きく、また、結晶方
位の異なる粒界が不規則に並んでいる。このため、研磨
面の凹凸は、張り合わせに適するまでには緩和されな
い。
【0004】そこで、この欠点を解決する方法として、
誘電体分離ウェーハを張り合わせで製造する方法が、特
開平5−226463号公報に示されている。この方法
は、図2に示すように、シリコンウェーハ11の表面1
1aに所定の溝加工を施した後、加工面に熱酸化膜12
を形成する。次に、高温CVD法(トリクロロシラン、
常圧、1200℃)により、酸化膜12上に高温ポリシ
リコン層13を溝深さの3倍の厚さに堆積する。その
後、高温ポリシリコン層13を研削加工し、さらに、鏡
面研磨加工を施す。次いで、低温CVD法(1Tor
r、600℃)により、高温ポリシリコン膜14上に低
温ポリシリコン膜15を成膜し、これに鏡面研磨加工を
施す。そして、支持ウェーハであるシリコンウェーハ1
7の表面酸化膜17a(100〜600μm)にこの低
温ポリシリコン膜16を重ね合わせて密着させ、その後
所定の熱処理を経てシリコンウェーハ同士を張り合わせ
る。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の張り合わせ面の形成プロセスは、高温CVD
によるポリシリコン膜の成膜後の低温CVDによるポリ
シリコン膜の成膜、研削、研磨等の工程が必要で、大変
複雑であり、かつ、長時間を要する工程となっていた。
このため、張り合わせ誘電体分離ウェーハの製造に長い
時間を要するという課題が生じていた。
【0006】
【発明の目的】そこで、この発明は、従来方法による場
合と同等以上の品質を持つ張り合わせ面を、従来よりも
きわめて簡単な方法で得ることができる張り合わせ誘電
体分離ウェーハの製造方法を提供することを、その目的
としている。また、この発明は、張り合わせ誘電体分離
ウェーハを短時間に製造することができる製造方法を提
供することを、その目的としている。
【0007】
【課題を解決するための手段】請求項1に記載した発明
は、誘電体分離島を有するシリコンウェーハと支持ウェ
ーハとを張り合わせることにより、誘電体分離ウェーハ
を製造する張り合わせ誘電体分離ウェーハの製造方法に
おいて、誘電体分離用の溝を形成したシリコンウェーハ
の表面に絶縁膜を形成する工程と、この絶縁膜上に高温
CVD法によりポリシリコン膜を形成する工程と、この
ポリシリコン膜を研削加工する工程と、このポリシリコ
ン膜の研削面上に絶縁物を含む流動体をスピン塗布する
工程と、この塗布した絶縁物表面を支持ウェーハ表面に
重ね合わせることにより、シリコンウェーハと支持ウェ
ーハとを張り合わせる工程とを備えた張り合わせ誘電体
分離ウェーハの製造方法である。
【0008】請求項2に記載の発明は、上記流動体膜の
表面を研磨する工程を含む請求項1に記載の張り合わせ
誘電体分離ウェーハの製造方法である。
【0009】請求項3に記載の発明は、上記流動体とし
てSOGを塗布する請求項1または請求項2に記載の張
り合わせ誘電体分離ウェーハの製造方法である。
【0010】請求項4に記載の発明は、上記SOGの塗
布後、アニールを行う請求項3に記載の張り合わせ誘電
体分離ウェーハの製造方法である。
【0011】
【作用】この発明に係る製造方法によれば、高温CVD
法により形成したポリシリコン膜を研削し、この研削面
に例えばSOG、TEOS(Tetra Ethoxy
Silane)をスピン塗布し、平坦度の高い張り合わ
せ面を得る。このSOG塗布後には、アニール(600
℃程度)を行う。この結果、ポリシリコン膜の研磨工程
等を省略することができる。また、このSOG表面を研
磨すれば、より良好な張り合わせ表面を得ることができ
る。また、従来の支持ウェーハの表面には酸化膜を10
0〜500μm形成しておくが、この酸化膜に代えてS
OG膜を用いることが出来る。よって、支持ウェーハ側
でもこの表面酸化工程を省略することができる。
【0012】
【実施例】以下、この発明の実施例を図面を参照して説
明する。図1の(a)、(f)は張り合わせ用のシリコ
ンウェーハ21と支持ウェーハ22とを示している。こ
れらのウェーハ21、22はいずれも鏡面研磨が施され
たポリッシュドウェーハPWである。
【0013】このシリコンウェーハ21の研磨面(鏡
面)に深さ20〜100μmの誘電体分離用のV字形状
の溝23を形成する。例えば公知のフォトリソグラフィ
工程を用いてパターニングを施して形成する。そして、
その表面に厚さ0.5〜7.0μmの酸化膜24を熱酸化
法または高圧酸化法で形成する(b)。
【0014】続いて、高温CVD法によりポリシリコン
膜25を厚さ60〜300μmだけ高温CVD成長させ
る(c)。詳しくは、1100℃〜1200℃でトリク
ロルシラン、水素、塩化水素を用いて、または、115
0℃〜1300℃でテトラクロルシラン、水素、塩化水
素を用いて行う。なお、この後、シリコンウェーハ2
1,22については所定の面取りを行う。
【0015】さらに、このポリシリコン膜25の表面を
研削加工する(d)。例えば#300〜#2000の砥
石を用いてポリシリコン膜25を10〜230μmの厚
さにする。
【0016】ここで、スピンコーティング法によりこの
研削面にSOG26を0.1〜2.5μmの厚さに塗布す
る(e)。具体的には、シリコンウェーハ21を100
0〜4000rpmの速度で回転させ、この表面に、珪
化物を有機溶剤や非有機溶剤で溶解した溶液(Siを含
む分子の含有濃度:2〜20%)を塗布する。そして、
約400〜600℃で所定時間アニールする。または、
酸素と水素の混合雰囲気、水蒸気を含む雰囲中で約90
0〜1200℃で所定時間熱酸化する。この結果、SO
Gによる酸化膜26が形成されM,その表面の粗さはT
TVで1.6〜2.2μm、LTVで0.4〜1.0μm程
度となる。なお、このSOG膜による酸化膜26の表面
を鏡面研磨してもよい。
【0017】そして、この酸化膜26と上記支持ウェー
ハ22の鏡面とを室温で重ね合わせて密着させる。その
結果、シリコンウェーハ21は支持ウェーハ22に張り
合わされる(g)。そして、この張り合わされたウェー
ハに対しては、例えば所定時間、1000℃〜1200
℃で張り合わせ熱処理が行われる。
【0018】最後に、張り合わせウェーハの片面(ウェ
ーハ21側表面)を研削、研磨して誘電体分離ウェーハ
を得る(h)。すなわち、シリコンウェーハをその裏面
側から研削、研磨して酸化膜24の一部を露出させ、こ
れにより単結晶シリコン層を絶縁分離する。
【0019】
【発明の効果】この発明に係る製造方法によれば、従来
と同等以上の品質を持つ張り合わせ面を有する張り合わ
せ誘電体分離ウェーハを簡単な方法で得ることができ
る。
【図面の簡単な説明】
【図1】本発明の一実施例に係る一連の張り合わせ工程
を示す流れ図である。
【図2】従来の張り合わせ方法に係る一連の張り合わせ
工程を示す流れ図である。
【符号の説明】
21 シリコンウェーハ 22 支持ウェーハ 24 絶縁膜 25 高温ポリシリコン膜 26 SOG(酸化膜)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 俊文 東京都千代田区大手町1丁目5番1号 三 菱マテリアルシリコン株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 誘電体分離島を有するシリコンウェーハ
    と支持ウェーハとを張り合わせることにより、誘電体分
    離ウェーハを製造する張り合わせ誘電体分離ウェーハの
    製造方法において、 誘電体分離用の溝を形成したシリコンウェーハの表面に
    絶縁膜を形成する工程と、 この絶縁膜上に高温CVD法によりポリシリコン膜を形
    成する工程と、 このポリシリコン膜を研削加工する工程と、 このポリシリコン膜の研削面上に絶縁物を含む流動体を
    スピン塗布する工程と、 この塗布した絶縁物表面を支持ウェーハ表面に重ね合わ
    せることにより、シリコンウェーハと支持ウェーハとを
    張り合わせる工程とを備えた張り合わせ誘電体分離ウェ
    ーハの製造方法。
  2. 【請求項2】 上記流動体膜の表面を研磨する工程を含
    む請求項1に記載の張り合わせ誘電体分離ウェーハの製
    造方法。
  3. 【請求項3】 上記流動体としてSOGを塗布する請求
    項1または請求項2に記載の張り合わせ誘電体分離ウェ
    ーハの製造方法。
  4. 【請求項4】 上記SOGの塗布後、アニールを行う請
    求項3に記載の張り合わせ誘電体分離ウェーハの製造方
    法。
JP34032694A 1994-12-27 1994-12-27 張り合わせ誘電体分離ウェーハの製造方法 Pending JPH08186166A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340046A (ja) * 1995-06-13 1996-12-24 Nec Corp 半導体装置の製造方法
JP2004513517A (ja) * 2000-11-06 2004-04-30 コミツサリア タ レネルジー アトミーク ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法

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US8481409B2 (en) 2000-11-06 2013-07-09 Commissariat A L'energie Atomique Manufacturing process for a stacked structure comprising a thin layer bonding to a target substrate
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Effective date: 20010206