TWI609434B - SOS substrate manufacturing method and SOS substrate - Google Patents

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Description

SOS基板之製造方法及SOS基板
本發明係關於藉由將單晶矽層貼合於藍寶石基板上之方法形成之SOS基板之製造方法及以該製造方法製造之便宜、無金屬污染、且單晶矽層之缺陷少之SOS基板。
過去,使用具有高絕緣性且熱傳導性亦高,且在高頻區域之損失小的特性之藍寶石作為支撐基板,使用藍寶石基底矽晶(Silicon-On-Sapphire(SOS))基板之混成基板作為高頻區域之裝置。
至於SOS之製法,已知係使矽異質磊晶(hetero-epitaxial)成長於藍寶石基板上,但該方法具有發生許多起因於藍寶石與矽之晶格常數差之缺陷之缺點(例如,非專利文獻1)。
有鑑於上述問題,已提案有貼合注入有氫離子之矽基板與藍寶石基板,藉由使氫離子注入層脆化、剝離,而將單晶矽薄膜轉印於藍寶石基板上之方法(例如,日本特開2010-278337號公報(專利文獻1))。
SOS基板因藍寶石基板與矽層之晶格常數接 近,故作為藍寶石基板充分使用R面者作為基板之面方位,作為矽基板充分使用(100)面者作為基板之面方位,但R面之藍寶石基板由於有異向性,故被指出有熱膨脹係數或熱傳導係數呈現異向性,MOS-FET製作後之閥值電壓於面內產生不均等之問題點(國際公開第2011/077608號(專利文獻2))。
因此,專利文獻2中述及C面之藍寶石基板 其異向性較少,可提高裝置之面內均一性。且,述及於LED等光學裝置中大多使用C面藍寶石基板,故相較於R面藍寶石基板,有可較便宜地取得,可使SOS基板及使用其之裝置低成本化等之優點。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2010-278337號公報
[專利文獻2]國際公開第2011/077608號
[專利文獻3]日本特開平11-74562號公報
[專利文獻4]日本特開2004-111848號公報
[非專利文獻]
[非專利文獻1]Yoshii等人,日本應用物理期刊,Vol. 21補充21-1, pp. 175-179(1982)
然而,即使使用C面藍寶石基板,藉由專利文獻1中記載之貼合製作SOS基板,隨著使用之晶圓而定,於單晶矽膜之缺陷,例如孔洞或OSF(Oxidation induced Stacking Fault;氧化引發之堆疊缺陷)狀之缺陷數仍有不均,而難以製作再現性佳且缺陷少的SOS基板。
且有藍寶石基板本身之金屬濃度,尤其是基板表面中之Fe濃度高的問題。典型的藍寶石基板中之Fe濃度為1×1011~1×1012原子/cm2,但相較於矽裝置等所要求的值1×1010原子/cm2為高1~2位數之值。因此,具有上述金屬濃度之SOS由於會污染半導體製造產線,而有無法投入該半導體製造產線之問題。且,為了降低金屬濃度,雖考慮進行例如矽晶圓之洗淨所用之SC-2(HCl+H2O2+H2O)洗淨,但即使施以該洗淨仍難以減少藍寶石基板中之金屬濃度,而必須重複洗淨以達到1×1010原子/cm2以下,而有洗淨所需之成本或時間增大之問題。另外,隨藍寶石基板而定,仍有即使重複洗淨也無法降低Fe濃度之問題點。
本發明係鑑於上述情況而完成者,其目的係提供一種可再現性佳地製造缺陷數少且無其不均之SOS基板,進而可投入於半導體製造產線之SOS基板之製造方法及以該製造方法製造之SOS基板。
本發明人等為解決上述課題而積極檢討之結果,發現根據C面藍寶石基板之離軸角(off angle)之大小,單晶矽膜之缺陷數會有差異,同時其不均之主因為面方位,將其維持在一定範圍以下極為重要。另外,發現離軸角之大小超過1度時,單晶矽膜之缺陷數會變多,藉由將使用之C面藍寶石基板之離軸角設為1度以下,可再現性佳地製作缺陷數少且無其不均之SOS基板。且,發現關於藍寶石基板中之金屬雜質,尤其是Fe之濃度,藉由在還原性氛圍,尤其是含氫之氛圍下熱處理藍寶石基板,可大幅減低藍寶石基板表面之金屬雜質濃度。再者,藉由使用經上述熱處理之藍寶石基板進行貼合之方法製作SOS時,製程產線之污染極少,且矽薄膜轉印後之矽薄膜上之缺陷數與使用未經熱處理之基板時比較,亦發現顯著減少,因而完成本發明。
又,關於於C面藍寶石基板上設置離軸角,例如如日本特開平11-74562號公報(專利文獻3)所記載,於異質磊晶成長形成氮化物半導體層等時,係以使結晶性良好為目的刻意地形成,但以如本發明之貼合法轉印單晶膜時,離軸角之效果斷然並非顯而易見。
且,在含氫之氛圍下熱處理藍寶石基板之方法已知係於例如將氮化物半導體層直接磊晶成長於藍寶石基板上之前進行處理,例如日本特開2004-111848號公報(專利文 獻4)中所記載。然而,此係以提高磊晶成長之膜的結晶性為目的者,與如本發明之藉由結晶性良好之單晶基板彼此之貼合而轉印單晶膜並形成者之膜形成方法不同。且,並未提及在還原氛圍中進行熱處理對於金屬雜質濃度之減少有效果。再者,關於使用施以上述熱處理之藍寶石基板製造SOS基板並無記載,此時,關於對於藍寶石支撐基板上形成之矽層之缺陷數減低有效果亦非顯而易見。亦即,重要的是進行貼合前,在含氫之氛圍下將藍寶石基板於貼合之前進行熱處理,藉此,初次可去除之金屬雜質,附帶效果係亦去除有機物質等異物。結果,可降低貼合後之缺陷數。
該等效果係由本發明人等首先發現者。
據此,本發明為達成上述目的而提供下述的SOS基板之製造方法及SOS基板。
[1]一種SOS基板之製造方法,其係自矽基板之表面注入離子而形成離子注入區域,直接或透過絕緣膜將上述矽基板之經離子注入之表面與藍寶石基板之表面貼合後,於上述離子注入區域使矽基板剝離而獲得於藍寶石基板上具有矽層之SOS基板,其特徵係
上述藍寶石基板之面方位係離軸角(off angle)1度以下之C面。
[2]如[1]所記載之SOS基板之製造方法,其係使上述藍寶石基板預先在還原性氛圍中進行熱處理後,再與上述矽基板貼合。
[3]如[2]所記載之SOS基板之製造方法,其中在上述還原性氛圍中之熱處理溫度為700~1000℃。
[4]如[2]或[3]所記載之SOS基板之製造方法,其中上述還原性氛圍為氫或含氫之惰性氣體氛圍。
[5]如[1]~[4]中任一項所記載之SOS基板之製造方法,其中上述絕緣膜之厚度為300nm以下。
[6]如[1]~[5]中任一項所記載之SOS基板之製造方法,其中上述絕緣膜為SiOxNy(式中,x=0~2,y=0~1.5且x+y>0)。
[7]一種SOS基板,其係以如[1]~[6]中任一項所記載之SOS基板之製造方法所得者。
依據本發明,由於將基板的面方位為離軸角1度以下之C面的C面藍寶石基板與矽基板貼合,故可製造矽層中之缺陷數少,且其不均少的SOS基板。且,使藍寶石基板預先在還原性氛圍中進行熱處理後,再與矽基板貼合時,可進一步減低矽層中之缺陷數,且可不經洗淨而成為藍寶石基板之金屬雜質已去除之可投入半導體製造產線之程度。
1‧‧‧矽基板
2‧‧‧絕緣膜(矽氧化膜)
3‧‧‧離子注入區域
4‧‧‧藍寶石基板
5‧‧‧經貼合基板(接合體)
6‧‧‧矽薄膜
7‧‧‧晶圓
8‧‧‧SOS基板
圖1係顯示本發明之SOS基板之製造方法中之製造 步驟之一例的概略圖,(a)係經離子注入之矽基板之剖面圖,(b)係藍寶石基板之剖面圖,(c)係在氫氛圍下之熱處理後的藍寶石基板之剖面圖,(d)係顯示將矽基板與藍寶石基板貼合之狀態之剖面圖,(e)係顯示於離子注入區域將矽基板剝離之狀態之剖面圖,(f)係SOS基板之剖面圖。
以下基於圖1說明本發明之SOS基板之製造方法,但本發明不限定於此。
本發明之SOS基板之製造方法係如圖1所示,係依對矽基板之氫離子(稀有氣體離子)注入步驟(步驟1)、藍寶石基板在氫氛圍下之熱處理步驟(步驟2)、矽基板及/或藍寶石基板之表面活性化處理步驟(步驟3)、矽基板與藍寶石基板之貼合步驟(步驟4)、照射可見光、剝離處理步驟(步驟5)、矽層薄化步驟(步驟6)之順序進行處理者。
(步驟1:對矽基板之氫離子(稀有氣體離子)注入步驟)
首先,自單晶矽基板(供體基板)1之表面注入氫離子或稀有氣體(亦即,氦、氖、氬、氪、氙、氡)離子,於基板中形成層狀之離子注入區域(亦稱為離子注入層)3(圖1(a))。
此處,半導體基板的單晶矽基板(以下亦稱 為矽基板)1並無特別限制,可列舉為例如將以柴可拉斯基(Czochralski)(CZ)法育成之單晶進行切片所得者,例如直徑100~300mm,導電型為P型或N型,電阻率為10Ω.cm左右者。
且,矽基板1之表面亦可預先形成薄的絕緣 膜2。其理由為若透過絕緣膜2進行離子注入,則可獲得抑制注入離子穿隧之效果。至於絕緣膜2可使用例如以SiOxNy(式中,x=0~2,y=0~1.5且x+y>0)表示之氧化物、氧氮化物、氮化物等。
絕緣膜2之厚度較好為300nm以下,更好為 50nm以下,又更好為20nm以下。絕緣膜2之厚度超過300nm時,該絕緣膜2相較於藍寶石或矽,由於熱膨脹係數之差,故在高溫下處理SOS基板時容易產生膜破裂或剝離。又,使用SiO2作為絕緣膜2時,由於其熱傳導率低,故在製作高功率之裝置時散熱性差成為問題。該情況下,亦可使用熱傳導性比SiO2良好之氧氮化物或氮化物,例如Si3N4等作為絕緣膜2。又,絕緣膜2之厚度下限值並無特別限制,但為了抑制SOS基板製造時產生之孔洞,較好為20nm以上。
離子注入區域3之形成方法並無特別限制, 例如以可使離子注入區域3形成於距矽基板1表面之期望深度的注入能量,注入特定線量之氫離子或稀有氣體離子。此時之條件可為例如注入能量為50~100keV,注入線 量為2×1016~1×1017/cm2。至於所注入之氫離子較好為2×1016~1×1017(原子/cm2)之劑量的氫離子(H+),或1×1016~5×1016(原子/cm2)之劑量的氫分子離子(H2 +)。最好為8.0×1016(原子/cm2)之劑量的氫離子(H+),或4.0×1016(原子/cm2)之劑量的氫分子離子(H2 +)。
自經離子注入之基板表面至離子注入區域3 之深度(亦即,離子打入深度)為對應於設置在支撐基板的藍寶石基板上之矽薄膜之期望厚度者,但較好為300~500nm,更好為400nm左右。又,離子注入區域3之厚度(亦即,離子分佈厚度)只要是可藉由機械衝擊等容易剝離之厚度即可,較好為200~400nm,更好為300nm左右。
(步驟2:藍寶石基板在氫氛圍下之熱處理步驟)
接著,預先在還原性氛圍中熱處理藍寶石基板4(圖1(b)、(c))。
此處,藍寶石基板4為成為SOS基板的支撐基板(操作基板)之絕緣性透明基板,係基板的面方位為離軸角1度以下之C面的C面藍寶石基板(圖1(b))。亦即,構成藍寶石基板4之單晶藍寶石,其結晶面(0001)面(C面)與基板之主面平行,且結晶軸之c軸相對於基板之主面呈傾斜的離軸角為1度以下,較好為0.6度以下。離軸角大於1度時,後述之SOS基板中之單晶矽層之缺陷數增加,或者其不均變大,進而容易產生 膜剝離。另外,藍寶石基板4宜為使可見光區域(波長400~700nm)之光到達至所貼合之矽基板1之離子注入區域3之能量損失少者,較好上述可見光區域之透射率為70%以上。
至於還原性氛圍列舉為例如自一氧化碳、硫 化氫、二氧化硫、氫、甲醛選出之氣體種或該等之組合所成之還原性氣體,或者由該還原性氣體與惰性氣體之混合氣體所成之氛圍,該等中,較好為至少含氫之氛圍,亦即僅由氫或由含氫之惰性氣體所成之氛圍,更好為僅由氫所成之氛圍。
熱處理溫度之下限較好為600℃以上,更好為 700℃以上。熱處理溫度未達600℃時會有藍寶石基板4表面之金屬去除效果及矽薄膜表面之缺陷數減低效果不足之情況。
熱處理溫度之上限較好為1100℃以下,更好 為1000℃以下,又更好為900℃以下。熱處理溫度超過1100℃時,SOS基板之矽薄膜表面之缺陷數反而增加,而有不適合作為SOS基板之虞。
熱處理時間較好為10秒~12小時,更好為1 分鐘~1小時。熱處理時間比10秒短時,會有藍寶石基板4表面之金屬去除不充分,且會有SOS基板之矽薄膜表面之缺陷數減低不充分之虞,比12小時長時會有熱處理成本增加之情況。
進行本熱處理的爐只要是可導入用以成為還 原性氛圍之氫的爐即可,可使用管狀爐或磊晶成長爐、RTA(Rapid Thermal Annaeling;快速熱退火)爐等,並無特別限制。
藉由施以以上之熱處理,可使藍寶石基板4 表面之金屬濃度比開始時更為減低,例如可成為1×1010原子/cm2以下(圖1(c))。且,以上述範圍之熱處理不會使藍寶石基板4之表面粗糙度變差,亦不會使與矽基板1之貼合變困難。
另外,使用離軸角1度以下之C面藍寶石基 板,在熱處理溫度為700~1000℃之情況下,可使後述之SOS基板之矽薄膜中之缺陷數比過去更為減低。推測藉由本熱處理,由於產生藍寶石基板4表面之微觀形狀變化或化學變化,進而去除了顆粒或其他附著物,故可增加貼合之密著力及/或實現均一化,但其原因尚不清楚。
(步驟3:矽基板及/或藍寶石基板之表面活性化處理步驟)
於熱處理後、貼合之前,對矽基板1之經離子注入表面,與熱處理後之藍寶石基板4之表面之二者或其一者施以表面活性化處理。
表面活性化處理係使反應性高之未鍵結鍵 (懸空鍵(dangling bond))露出於基板表面,或藉由對其未鍵結鍵賦予OH基而實現活性化者,例如藉由電漿處理或照射離子束進行處理。
以電漿進行處理時,例如將矽基板1及/或藍 寶石基板4載置於真空腔室中,導入電漿用氣體後,暴露在100W左右之高頻電漿5~10秒左右,對表面進行電漿處理。作為電漿用氣體,在處理矽基板1時,使表面氧化時,可列舉為氧氣之電漿,於未氧化之情況時可列舉為氫氣、氬氣、或該等之混合氣體或氫氣與氦氣之混合氣體等;處理藍寶石基板4時,係使用氫氣、氬氣或該等之混合氣體或氫氣與氦氣之混合氣體等。藉由該處理,使矽基板1及/或藍寶石基板4表面之有機物氧化而去除,進而增加表面之OH基並活性化。
另外,以離子束照射所為之處理,係將使用 了用於電漿處理之氣體的離子束照射於矽基板1及/或藍寶石基板4而將表面進行濺鍍之處理,可使表面之未鍵結鍵露出,增加鍵結力。
(步驟4:矽基板與藍寶石基板之貼合步驟)
接著,使矽基板1之經離子注入之表面與熱處理後之藍寶石基板4之表面貼合(圖1(d))。此時,邊加熱至150~200℃左右邊貼合即可。以下,將該接合體稱為經貼合基板5。矽基板1之離子注入面與藍寶石基板之表面之至少一面如經活性化處理,可更強地接合。又,矽基板1之絕緣膜2在與藍寶石基板4貼合前,亦可藉由蝕刻或研磨等予以變薄或去除。
貼合後,對經貼合基板5加熱進行熱處理 (第2熱處理)。藉由該熱處理,使矽基板1與藍寶石基板4之結合得以強化。此時之熱處理係選擇不會因矽基板1與藍寶石基板4之熱膨脹率之差異所影響(熱應力)而使經貼合基板5破損之溫度。其熱處理溫度較好為300℃以下,更好為150~250℃,又更好為150~200℃。且,熱處理時間為例如1~24小時。
(步驟5:照射可見光、剝離處理步驟)
接著,向經貼合基板5中之矽基板1之離子注入區域3照射可見光,施以退火。此時,係自透明之藍寶石基板4側進行照射即可。且,可見光為在400~700nm之範圍具有極大波長之光,可為同調光(coherent light)、非同調光之任一種光,宜為波長區域較好為400~700nm,更好為500~600nm之雷射光。
照射雷射光作為可見光時,由於雷射光會透 過藍寶石基板4,幾乎不被吸收,故可在不加熱藍寶石基板4的情況下到達矽基板1。所到達之雷射光僅選擇性地加熱矽基板1之與藍寶石基板4貼合之界面附近,尤其是例如藉由氫離子注入而已非晶化部分的離子注入區域3,而促進離子注入區域3之脆化。
接著,照射可見光後,自外部對經貼合基板5 之離子注入區域3施以機械衝擊等之衝擊而沿著已脆化之離子注入區域3剝離,將矽基板1之一部分作為成為半導體層之矽薄膜6(設置絕緣膜2而未去除時具有絕緣膜 2)轉印至藍寶石基板4上成為晶圓7。亦即,自矽基板1剝離鍵結於藍寶石基板4上之矽薄膜6成為SOI層(矽層)。又,剝離較好沿著離子注入區域3自經貼合基板5之一端向另一端而開裂。
此處,用以剝離矽薄膜的自外部施以衝擊之 方法有種種,例如利用熱衝擊進行剝離之方法、利用機械衝擊進行剝離之方法、利用振動衝擊進行剝離之方法等,但藉由本方法不會在矽薄膜6與藍寶石基板4界面處產生剝離,且將本方法之製程溫度設為對SOS基板不為過剩之溫度為必要條件。
又,藉由熱衝擊進行剝離之方法列舉為加熱 經貼合基板5之任一面,例如矽基板1側之面,而與藍寶石基板4之間產生溫度差,藉此使矽基板1側急遽膨脹,而在兩基板間產生大的應力,利用該應力於離子注入區域3發生剝離之方法。
另外,藉由機械衝擊進行剝離之方法列舉為 藉由自矽基板1之側面吹附噴射狀噴出之氣體或液體等流體而施以衝擊之方法,或將刮板之前端部抵壓於離子注入區域3之附近區域等而施以衝擊之方法等。
又,剝離處理時,較好於經貼合基板5之矽 基板1側配置補強材且施加機械衝擊。上述補強材較好選自保護膠帶、靜電卡盤(chuck)及真空卡盤所組成群組。為了防止矽基板1側破裂,藉由於矽基板1側貼附保護膠帶進行剝離之方法,或使矽基板1側密著於靜電卡盤 或真空卡盤而進行剝離,可更確實地進行剝離。保護膠帶之材質、厚度等並無特別限制,可使用半導體製造步驟中使用之晶圓切割膠帶或BG膠帶等。靜電卡盤並無特別限制,列舉為碳化矽或氮化鋁等之陶瓷靜電卡盤等。真空卡盤並無特別限制,列舉為多孔質聚乙烯、氧化鋁等真空卡盤。
另外,藉由振動衝擊進行剝離之方法列舉為 以自超音波激振器之振動板激振之超音波施以振動衝擊而於離子注入區域3產生剝離之方法。
(步驟6:矽層薄化(去除離子注入受損層)之步驟)
接著,去除晶圓7之藍寶石基板4上之矽薄膜6表層中,因上述離子注入而受損產生結晶缺陷之層。
此處,離子注入受損層之去除較好以濕式蝕刻或乾式蝕刻進行。濕式蝕刻使用例如由KOH溶液、NH4OH溶液、NaOH溶液、CsOH溶液、氨水(28質量%)、過氧化氫水(30~35質量%)、水(其餘部分)所組成之SC-1溶液、EDP(乙二胺鄰苯二酚)溶液、TMAH(四甲基氫氧化銨)溶液、聯胺溶液中之至少一種蝕刻溶液進行即可。且,乾式蝕刻列舉為例如使藍寶石基板4上之矽薄膜6暴露於氟系氣體中進行蝕刻之反應性氣體蝕刻或藉由電漿使氟系氣體離子化、自由基化而蝕刻矽薄膜6之反應性離子蝕刻等。
又,本步驟中成為去除對象之區域至少為侷 限於結晶缺陷之矽薄膜6之離子注入受損層全部,較好為矽薄膜6表層之120nm以上之厚度量,更好為150nm以上之厚度量。藍寶石基板4上之矽薄膜6之厚度設為100~400mm。
最後,鏡面修飾藍寶石基板4上之矽薄膜6 表面。具體而言,對矽薄膜6施以化學機械研磨(CMP研磨)而修飾為鏡面。此處使用矽晶圓之平坦化等所用之過去習知之CMP研磨即可。又,該CMP研磨亦可一併去除上述離子注入受損層。
經過以上步驟,可製造藍寶石基板4(支撐基 板)之金屬雜質已去除之可投入半導體製造產線之SOS基板8。且,可減低矽薄膜6表面之缺陷數。
[實施例]
以下,列舉本發明之試驗例更具體加以說明,但本發明並不受限於該等。
[試驗例1]
根據圖1所示之製造步驟,製作SOS基板。又,矽基板1與施以熱處理之藍寶石基板4之貼合及矽薄膜6之轉印(形成矽薄膜)係遵循日本特開2010-278337號公報(專利文獻1)記載之方法。具體如下。
(步驟1)於預先已成長厚度100nm之矽氧化膜作為 絕緣膜2之外徑150mm、厚度625μm之矽基板1上,以57keV、劑量6.0×1016原子/cm2注入氫離子。
(步驟2)使用外徑150mm、厚度0.6mm之離軸角0.3度的C面藍寶石基板4作為支撐基板。將該藍寶石基板4配置於擴散爐內,設為氫氣與Ar之混合氣體(氫:Ar=5:95)氛圍後,在900℃保持5分鐘進行熱處理。熱處理後之藍寶石基板4表面之金屬濃度係以TRXF(Total Reflection X-ray Fluorescence;總反射X射線螢光)法針對被檢出之代表性金屬元素Fe進行測定(其檢出下限濃度為0.6×1010原子/cm2)。其結果,對象元素Fe為檢出界限(0.6×1010原子/cm2)以下(DL(Detection Limit;檢出界限))。
(步驟3)針對上述矽基板1及施以熱處理之藍寶石基板4,對各貼合面進行離子束活性化處理。
(步驟4)接著,將上述矽基板1之離子注入側之面與藍寶石基板4加熱至150℃予以貼合,獲得為接合體的經貼合基板5。接著,使經貼合基板5在225℃進行熱處理24小時。
(步驟5)接著,邊使經貼合基板5加熱至200℃邊自藍寶石基板4側照射波長532nm之綠色雷射光。於經貼合基板5全面照射該雷射光後,對貼合之界面附近之離子注入區域3施加機械衝擊,予以剝離,將矽薄膜6轉印於藍寶石基板4上製作晶圓7。
(步驟6)最後,以CMP研磨晶圓7上之矽薄膜6, 薄化至厚度200nm,獲得為SOS基板的SOS基板8。將所得SOS基板8浸漬於50質量%氟化氫中10分鐘,以純水洗滌後,以缺陷檢查裝置(KURABO公司製)計算矽薄膜6表面之缺陷數後,1晶圓為38個。
[試驗例2]
試驗例1中,使用離軸角0.5度之C面藍寶石基板4代替試驗例1中使用之藍寶石基板,除此之外,與試驗例1同樣地製作SOS基板。又,於含氫之氛圍熱處理後的藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定,為檢出界限(0.6×1010原子/cm2)以下(DL)。且,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為61個,缺陷數比試驗例1增加,顯示離軸角變大時缺陷數亦增加之傾向。
[試驗例3]
試驗例1中,使用離軸角1.0度之C面藍寶石基板4代替試驗例1中使用之藍寶石基板,除此之外,與試驗例1同樣地製作SOS基板。又,於含氫氛圍熱處理後之藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定,為檢出界限(0.6×1010原子/cm2)以下(DL)。且,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為217個,顯示缺陷數比試驗例2更多之傾向,但為比後述離軸角1.5度之試驗例4等級小一位數之 數值。
[試驗例4]
試驗例1中,使用離軸角1.5度之C面藍寶石基板4代替試驗例1中使用之藍寶石基板,除此之外,與試驗例1同樣地製作SOS基板。又,於含氫氛圍熱處理後之藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定,為檢出界限(0.6×1010原子/cm2)以下(DL)。且,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為2000個,缺陷數比未進行熱處理之試驗例9(後述)多。
[試驗例5]
試驗例1中,將步驟2之熱處理溫度設為600℃,除此之外,與試驗例1同樣製作SOS基板8。又,於含氫氛圍熱處理後之藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定後,Fe濃度為20×1010原子/cm2,可知若熱處理溫度比700℃(試驗例6(後述))更降低,則表面之Fe濃度變高,金屬雜質去除效果更小。且,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為500個,為缺陷數比未經熱處理之試驗例9(後述)稍減少之程度,推測係因為熱處理溫度較低時藍寶石基板表面之構造與熱處理前時幾乎沒有改變。
[試驗例6]
試驗例1中,將步驟2之熱處理溫度設為700℃,除此以外,與試驗例1同樣製作SOS基板8。又,於含氫氛圍熱處理後之藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定後,Fe濃度為1.9×1010原子/cm2,顯示處理溫度降低時Fe之去除效果變小之傾向。另外,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為302個,雖使用與試驗例1相同之離軸角的C面藍寶石基板,但缺陷數比試驗例1多。但,相較於離軸角1.5度之試驗例4,缺陷數為等級小1位數之數值。
[試驗例7]
試驗例1中,將步驟2之熱處理溫度設為1000℃,除此以外,與試驗例1同樣製作SOS基板8。又,於含氫氛圍熱處理後之藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定,為檢出界限(0.6×1010原子/cm2)以下(DL),確認藉由提高處理溫度之Fe去除效果。另外,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為279個,雖使用與試驗例1相同之離軸角之C面藍寶石基板,但缺陷數比試驗例1多。但,相較於離軸角1.5度之試驗例4,缺陷數為等級小一位數之數值。
[試驗例8]
試驗例1中,將步驟2之熱處理溫度設為1100℃,除此之外,與試驗例1同樣製作SOS基板8。又,於含氫氛圍熱處理後之藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定,為檢出界限(0.6×1010原子/cm2)以下(DL),確認藉由提高處理溫度之Fe去除效果。另外,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為4200個,雖使用與試驗例1相同之離軸角之C面藍寶石基板,但缺陷數比試驗例1顯著較多。原因雖不確定,但可推測為處理溫度過高時藍寶石基板表面反而變粗,且表面產生坑洞等,以該等為原因而使缺陷數增加。
[試驗例9]
試驗例1中,未進行步驟2之在含氫氛圍中之熱處理,除此之外,與試驗例1同樣地製作SOS基板。又,未經熱處理(亦即熱處理前)之藍寶石基板4表面之金屬(Fe)濃度以TRXF法測定後,顯示Fe濃度為430×1010原子/cm2之高濃度。將其如同試驗例1以含氫氛圍熱處理後,成為檢出界限以下的濃度,確認到藉由退火之金屬雜質濃度減低效果。另外,以上述缺陷檢查裝置計算所得SOS基板中之矽薄膜6表面之缺陷數後,1晶圓為523個,缺陷數比離軸角1.5度之試驗例4少。又,試驗例9之缺陷數比有在含氫氛圍熱處理者(試驗例1、6、7) 多,此可推測為係藍寶石基板4表面異物的影響,並可推測為於試驗例1、6、7係藉由熱處理而去除了其異物。
以上之結果示於表1。
由上述可知,關於使用C面藍寶石基板之貼 合SOS基板,依據C面藍寶石基板之離軸角而定,矽層之缺陷數會產生差異。且,判明了如要確保缺陷數少,必須為離軸角1度以下。且可知於貼合前在還原性氛圍中僅對藍寶石基板進行熱處理,有去除藍寶石基板表面之金屬雜質或異物之效果。且理由雖尚未充分瞭解,但可知藉由將此時之熱處理溫度設為適當之範圍,可降低SOS化後之缺陷數。
又,截至目前已以圖式所示之實施形態說明 本發明,但本發明並不限於圖式所示之實施形態,其他實施形態、追加、變更、刪除等之在熟悉本技藝者可想到之範圍內之變更,任一樣態只要是可發揮本發明之作用效果 即包含於本發明之範圍。
1‧‧‧矽基板
2‧‧‧絕緣膜(矽氧化膜)
3‧‧‧離子注入區域
4‧‧‧藍寶石基板
5‧‧‧經貼合基板(接合體)
6‧‧‧矽薄膜
7‧‧‧晶圓
8‧‧‧SOS基板

Claims (5)

  1. 一種SOS基板之製造方法,其係自矽基板之表面注入離子而形成離子注入區域,直接或透過絕緣膜將上述矽基板之經離子注入之表面與藍寶石基板之表面貼合後,於上述離子注入區域使矽基板剝離而獲得於藍寶石基板上具有矽層之SOS基板之製造方法,其特徵係上述藍寶石基板之面方位係離軸角(off angle)1度以下之C面,使上述藍寶石基板預先在還原性氛圍中以700~1000℃進行熱處理後,再與上述矽基板貼合。
  2. 如請求項1之SOS基板之製造方法,其中上述還原性氛圍為氫或含氫之惰性氣體氛圍。
  3. 如請求項1之SOS基板之製造方法,其中上述絕緣膜之厚度為300nm以下。
  4. 如請求項1之SOS基板之製造方法,其中上述絕緣膜為SiOxNy(式中,x=0~2,y=0~1.5且x+y>0)。
  5. 一種SOS基板,其係以如請求項1~4中任一項之SOS基板之製造方法所得者。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201508969QA (en) * 2013-05-01 2015-12-30 Shinetsu Chemical Co Method for producing hybrid substrate, and hybrid substrate
FR3034252B1 (fr) * 2015-03-24 2018-01-19 Soitec Procede de reduction de la contamination metallique sur la surface d'un substrat
US10014271B2 (en) * 2015-11-20 2018-07-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
US11479876B2 (en) * 2018-08-09 2022-10-25 Shin-Etsu Chemical Co., Ltd. Method for producing GaN laminate substrate having front surface which is Ga polarity surface
JP7421292B2 (ja) 2019-09-11 2024-01-24 キオクシア株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479836B1 (en) * 1999-08-19 2002-11-12 Kabushiki Kaisha Toshiba Semiconductor light emitting device
US20100273310A1 (en) * 2009-04-22 2010-10-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing soi substrate
WO2010137587A1 (ja) * 2009-05-29 2010-12-02 信越化学工業株式会社 表面欠陥密度が少ないsos基板
WO2011077608A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置、高周波集積回路、高周波無線通信システムおよび半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416043A (en) * 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
JPH1174562A (ja) 1997-06-30 1999-03-16 Nichia Chem Ind Ltd 窒化物半導体素子
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JP2004111848A (ja) 2002-09-20 2004-04-08 Kyocera Corp サファイア基板とそれを用いたエピタキシャル基板およびその製造方法
JP3774782B2 (ja) 2003-05-14 2006-05-17 富士通メディアデバイス株式会社 弾性表面波素子の製造方法
JP4371202B2 (ja) 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
US7713838B2 (en) 2003-09-08 2010-05-11 Sumco Corporation SOI wafer and its manufacturing method
JP5304448B2 (ja) * 2009-06-01 2013-10-02 コニカミノルタ株式会社 有機光電変換素子
US20120132922A1 (en) 2009-07-08 2012-05-31 Soitec Composite substrate with crystalline seed layer and carrier layer with a coincident cleavage plane
JP5643509B2 (ja) 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したsos基板の製造方法
JP5370279B2 (ja) * 2010-06-11 2013-12-18 豊田合成株式会社 n型III族窒化物半導体の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479836B1 (en) * 1999-08-19 2002-11-12 Kabushiki Kaisha Toshiba Semiconductor light emitting device
US20100273310A1 (en) * 2009-04-22 2010-10-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing soi substrate
WO2010137587A1 (ja) * 2009-05-29 2010-12-02 信越化学工業株式会社 表面欠陥密度が少ないsos基板
WO2011077608A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置、高周波集積回路、高周波無線通信システムおよび半導体装置の製造方法

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CN104488081B (zh) 2017-09-19

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