CN108140553A - 贴合式soi晶圆的制造方法 - Google Patents

贴合式soi晶圆的制造方法 Download PDF

Info

Publication number
CN108140553A
CN108140553A CN201680059158.3A CN201680059158A CN108140553A CN 108140553 A CN108140553 A CN 108140553A CN 201680059158 A CN201680059158 A CN 201680059158A CN 108140553 A CN108140553 A CN 108140553A
Authority
CN
China
Prior art keywords
wafer
layer
soi
attaching type
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680059158.3A
Other languages
English (en)
Other versions
CN108140553B (zh
Inventor
橫川功
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of CN108140553A publication Critical patent/CN108140553A/zh
Application granted granted Critical
Publication of CN108140553B publication Critical patent/CN108140553B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供一种贴合式晶圆的制造方法，通过离子注入法制作于基底晶圆上具有BOX层及SOI层的贴合式SOI晶圆，透过在含有氩气的氛围下进行平坦化热处理后，进行调整SOI层的膜厚度的牺牲氧化处理，其中，使通过剥离所制作的贴合式SOI晶圆中BOX层的膜厚度为500nm以上，形成氧化膜，以使施加牺牲氧化处理的SOI层的膜厚度(t)与牺牲氧化处理中所形成的牺牲氧化膜的膜厚度(d)之间的关系，满足0.9d＞t＞0.45d。由此能够预先防范于SOI晶圆的制造中，自由于平坦化热处理而呈悬垂状而残留的SOI层的最外周部的颗粒的发生。

Description

贴合式SOI晶圆的制造方法
技术领域
本发明涉及一种贴合式SOI晶圆的制造方法，特别是利用离子注入剥离法的SOI晶圆的制造方法。
背景技术
SOI(Silicon on insulator)晶圆的制造方法，特别是作为使先进的集成电路的高性能化成为可能的薄膜SOI晶圆的制造方法，其为将经注入离子的晶圆于结合后剥离的一种SOI晶圆制造方法(离子注入剥离法：亦称为Smart的技术)，逐渐开始受到重视。
此离子注入法是于二片硅晶圆之中，在至少一方形成氧化膜的同时，自另一方的硅晶圆(贴合晶圆)的上表面注入氢离子或是惰性气体离子等气体离子，而于贴合晶圆内部形成离子注入层(亦称为微小气泡层或封入层)，且在之后，将经注入该离子的面透过氧化膜以与另一方的硅晶圆(基底晶圆)密着，之后施加热处理(剥离热处理)以将微小气泡层作为劈开面而将另一方的晶圆(贴合晶圆)剥离为薄膜状而制造贴合式SOI晶圆的技术。又有对剥离后的SOI晶圆施加热处理(结合热处理)，使其稳固地结合的技术(参照专利文献1)。
于此阶段，劈开面(剥离面)将成为SOI层的表面，较容易得到SOI层较薄且膜厚度均匀性亦高的SOI晶圆。但是，剥离后的SOI晶圆表面存在有离子注入所导致的损伤层，又表面的粗糙程度在与一般的硅晶圆的镜面相比变得较大。因此，于离子注入剥离法必须去除如此的损伤层及表面的粗糙。
作为除去此SOI层表面的表面粗糙及损伤层的方法之一，有以含有氩气的氛围进行高温热处理的退火法。依据此退火法，能够将SOI层表面平坦化，同时通过离子注入剥离法而使所得到的SOI层可高度维持膜厚度均一性(专利文献1、2)。〔现有技术文献〕
专利文献1：再公表公报WO2003/009386号
专利文献2：再公表公报WO2011/027545号
发明内容
[发明所欲解决的问题]
若通过离子注入剥离法，制作于基底晶圆上具有BOX层(埋入氧化膜层)及SOI层的贴合式SOI晶圆，并进行以含有氩气的氛围的热处理(以下以简称为Ar退火)的剥离面的平坦化，则SOI/BOX界面、以及BOX/基底晶圆界面的蚀刻将会进行，而于SOI层最外周部的基底的BOX层消失，因此Ar退火之后，将会有SOI层的最外周部呈悬垂状而残留的状况。
结果，在之后的SOI晶圆制造步骤(洗净、热处理等)及装置制造步骤等中，将会有悬垂部容易剥离，而使颗粒产生的问题。
本发明有鉴于上述问题点，目的在于以在贴合式SOI晶圆的制造中，预先防范通过以含有氩气的氛围进行的平坦化热处理而呈悬垂状残留的SOI层的最外层的颗粒的产生。
[解决问题的技术手段]
为了达成上述目的，本发明提供一种贴合式SOI晶圆的制造方法，自以单晶硅所构成的贴合晶圆的表面以氢离子或是惰性气体离子的至少一种气体离子进行离子注入而形成离子注入层，将该贴合晶圆经离子注入的表面与以单晶硅所构成的基底晶圆的表面直接或是透过绝缘膜贴合后，通过以该离子注入层使贴合晶圆剥离而制作于该基底晶圆上具有BOX层及SOI层的贴合式SOI晶圆，对于该贴合式SOI晶圆，在含有氩气的氛围下进行平坦化热处理后，进行调整该SOI层的膜厚度的牺牲氧化处理，其中，使该通过剥离所制作的贴合式SOI晶圆中该BOX层的膜厚度为500nm以上，形成该氧化膜，以使施加该牺牲氧化处理的该SOI层的膜厚度(t)与该牺牲氧化处理中所形成的牺牲氧化膜的膜厚度(d)之间的关系，满足0.9d＞t＞0.45d。
如此，对BOX层的膜厚度在500nm以上的贴合式SOI晶圆以含有氩气的氛围进行平坦化热处理后，形成牺牲氧化膜以使进行牺牲氧化处理前的SOI层的膜厚度(t)，与牺牲氧化处理中所形成的牺牲氧化膜的膜厚度(d)之间的关系满足0.9d＞t＞0.45d，以将SOI层的悬垂状的最外周部完全变化为牺牲氧化膜，因此能够通过之后的氧化膜去除以完全去除。因此，能够预先防范Ar退火后呈悬垂状而残留的SOI层的最外周部的颗粒的发生。
又于此状况，使该含有氩气的氛围为100％的氩气气体为佳。
如此，在以100％Ar氛围进行平坦化热处理时，SOI层的最外周部将更显著地呈悬垂状而残留，因此能够更有效的利用本发明的贴合式SOI晶圆的制造方法。
又于本发明中，以于该基底晶圆形成500nm以上的硅氧化膜，将形成该硅氧化膜的基底晶圆与该贴合晶圆的经该离子注入的表面贴合后，通过以该离子注入层使贴合晶圆剥离而制作该BOX层的膜厚度在500nm以上的贴合式SOI晶圆为佳。
在于进行剥离用的离子注入的贴合晶圆形成如此厚的氧化膜的状况，能够注入高电压的离子的离子注入装置将变得必要。因此，成为BOX层的500nm以上的硅氧化膜，以形成于基底晶圆侧为佳。又如此于基底晶圆侧形成500nm以上的硅氧化膜时，于热氧化界面(BOX层与基底晶圆层的界面)的剥离将会特别变大，SOI层的最外周部将更显著地呈悬垂状而残留。因此，能够更有效地应用本发明的贴合式SOI晶圆的制造方法。
又于本发明中，亦能够于该牺牲氧化处理后的该SOI层的表面形成磊晶层。
如本发明以离子注入剥离法制造贴合式SOI晶圆时，由于SOI层的膜厚度很大的程度依存于离子注入装置的加速电压，因此一般限制在较1μm薄的薄膜SOI层。因此，为了制造具有数μm乃至更厚的膜厚度，且膜厚度均一性高的SOI层的贴合式SOI晶圆，有在以离子注入剥离法所制作的薄膜SOI层的表面追加形成磊晶层的必要。即使于如此的状况下，依据本发明，则能够预先防范SOI层的最外周部的颗粒的产生，而能够抑制磊晶层形成时的缺陷产生。
[对照现有技术的功效]
依据本发明，在Ar退火后的牺牲氧化处理中，通过使SOI层的悬垂状的最外周部完全变化为牺牲氧化膜的方式而调整牺牲氧化膜厚度，以预先防范Ar退火后呈悬垂状而残留的SOI层的最外层的颗粒的产生。
附图说明
图1是显示本发明的贴合式SOI晶圆的制造方法之一例的步骤流程图。
图2是显示Ar退火后SOI层的最外周部呈悬垂状而残留的机制及颗粒的产生机制的示意图。
图3是显示本发明的贴合式SOI晶圆的制造方法之一例的示意图。
图4是(A)薄膜(SOI+BOX)在广范围剥离的状态下的贴合式SOI晶圆的SEM图，(B)于SOI/BOX界面的侵蚀进展状况的SEM图，(C)于SOI/基底晶圆界面的侵蚀进展状况的SEM图。
图5是显示本发明中，施加牺牲氧化处理的SOI层的膜厚度(t)与牺牲氧化处理中所形成的牺牲氧化膜的膜厚度(d)的关系的示意图。
具体实施方式
以下，参照图2，说明由于以含有氩气的氛围的平坦化热处理，SOI层的最外周部呈悬垂状而残留的原因。
通过离子注入剥离法，在制造贴合式SOI晶圆时，为了提高剥离后的SOI层11与基底晶圆12之间的贴合界面的结合力，有时会于氧化性氛围下进行结合热处理。通过此结合热处理，剥离后的SOI层11的表面形成有结合热处理所致的表面氧化膜13(图2(a))。之后，将以结合热处理所形成的表面氧化膜13，通过例如氢氟酸等以除去(图2(b))。通过此氧化膜形成及氧化膜除去，能够除去残留于剥离面的离子注入时所产生的注入损伤。此时，于SOI层11/BOX层14的界面15产生氢氟酸的侵蚀。
之后，为了将剥离面平坦化。对于除去表面氧化膜13的贴合式SOI晶圆，于含有氩气氛围下进行高温热处理(Ar退火)(图2(c))。通过此高温的Ar退火，SOI层11的表面的硅原子产生迁移。在SOI层11的表面被平坦化的同时，于Si/SiO2界面(SOI/BOX界面15、及BOX/基底晶圆界面16)，SiO汽化(Si+SiO2→2SiO)而进行界面的侵蚀。因此，薄膜(SOI+BOX)形成被广范围剥离的状态，SOI层11的最外周部呈悬垂状而残留。
Ar退火后，进行用以调整SOI层的膜厚度的牺牲氧化处理(形成牺牲氧化膜17(图2(d))+除去氧化膜(图2(e)))。此经形成的牺牲氧化膜17的膜厚度若是为不够充分的厚度，则由于在除去氧化膜后SOI层的外周部将呈悬垂状而薄状残留，该薄状的SOI层外周部，将在洗净等后步骤剥离而成为颗粒。
对此本发明的发明人发现，若是BOX层的厚度为500nm以上，则薄膜(SOI+BOX)的剥离状况将便的显著，更广范围地形成悬垂形状，颗粒的产生也变得更显著。并且发现对于BOX层的厚度为500nm以上的贴合式SOI晶圆，于Ar退火之后的牺牲性氧化中，能够通过使SOI层的悬垂状的外周部完全变化为氧化膜的方式而调整牺牲氧化膜厚度，以预先防止自呈悬垂状而残留的SOI层的最外周部产生颗粒。
图1是显示本发明的贴合式SOI晶圆的制造方法之一例的步骤流程图。又，图3是显示本发明的贴合式SOI晶圆的制造方法之一例的示意图。
首先，自单晶硅所构成的基底晶圆的表面将氢离子或惰性气体离子中至少一种的气体离子进行离子注入，而于基底晶圆的指定深度形成离子注入层(图1(A))。
接着，之后将成为BOX层(膜厚度500nm以上)的硅氧化膜，形成于贴合晶圆及/或基底晶圆。若于贴合晶圆形成如此厚的氧化膜，则由于离子注入的加速电压必须极端提高，因此将会需要能够进行高电压的离子注入的离子注入装置。因此，于本发明中，以于基底晶圆形成500nm以上的硅氧化膜为佳(图1(B))。当然，亦可于贴合晶圆及基底晶圆双方皆形成硅氧化膜，并使其厚度的合计为500nm以上。
之后，将形成硅氧化膜的基底晶圆及贴合晶圆的注入离子的表面贴合(图1(C))。此贴合通过例如于常温的干净氛围下使基底晶圆与贴合晶圆接触，不使用接着剂等而使晶圆接着。
接着，通过进行剥离热处理将贴合晶圆以离子注入层剥离，于基底晶圆上，制作具有膜厚度500nm以上的埋入氧化膜层(BOX层)及SOI层的贴合式SOI晶圆(图1(D))。作为此剥离热处理，若施加例如Ar等惰性气体氛围下，一般以400℃以上700℃以下，30分钟以上的热处理，则能够将贴合晶圆于离子注入层剥离。又，通过于贴合面预先施加电浆处理，能够不施加热处理(或是，以不剥离的程度的温度施加热处理后)，施加外力而剥离。另外，埋入氧化膜层的膜厚度的上限，能够为例如5μm。
之后，为了提高剥离后的SOI层与基底晶圆之间的贴合界面的结合力，进行于氧化氛围下的结合热处理，之后，亦能够进行除去经形成的表面氧化膜的处理。通过此氧化膜形成及氧化膜除去，而能够除去残留于剥离面的离子注入时所产生的注入损伤。
接着，对于经制作的贴合式SOI晶圆进行于含有氩气氛围的平坦化热处理。此时，贴合式SOI晶圆中，于SOI层与BOX层间的界面，及BOX层与基底晶圆间的界面，分别存在有Si/SiO2界面。
于例如如同前述，于基底晶圆2形成热氧化膜3(图3(A))，与没有氧化膜的贴合晶圆贴合，而通过离子注入剥离法制造贴合式SOI晶圆时(图3(B))，SOI层1与BOX层3间的界面A成为贴合界面，BOX层3与基底晶圆2间的界面B成为热氧化膜界面。此时，如图3(C)所示，形成于基底晶圆2的热氧化膜3(BOX层)的内部有压缩应变被保存。因此，由于通过SiO的汽化反应(Si+SiO2→2SiO)界面B一旦被切断则BOX层3中的内部应力被释放，薄膜(SOI+BOX)向被剥离的方向施力而使剥离被助长(图3(D)、图3(E))。
由于BOX层3中的内部应力将随着BOX层3的厚度越厚而变得越大，因此BOX层3的厚度越厚剥离越容易被助长。并且若如同本发明BOX层3的厚度在500nm以上，则薄膜(SOI+BOX)的剥离状态将变得显著，更加广范围地形成悬垂形状。
又，如此的现象，会于含有氩气氛围(例如，氩气与氢气的混合气体氛围及100％氩气氛围等)下产生，特别是在100％氩气氛围下，以1150℃以上的高温长时间(30分钟以上)的热处理中显著地产生。
将对于具有BOX层3：膜厚度1000nm，SOI层1：膜厚度750nm的贴合式晶圆，进行Ar退火时，薄膜(SOI+BOX)呈广范围剥离状态的贴合式晶圆的SEM图像显示于图4(A)，又将于SOI/BOX界面A的侵蚀进行的状态的SEM图像显示于图4(B)，将于BOX/基底晶圆界面B的侵蚀进行的状态的SEM图像显示于图4(C)。
之后，进行调整SOI层1的膜厚度的牺牲氧化处理(形成牺牲氧化膜4+除去氧化膜)(图1(F)、图3(F)、图3(G))。
此处，于本发明中，调整牺牲氧化条件而调整牺牲氧化膜的厚度以使SOI层1的呈悬垂状的外周部完全变化为牺牲氧化膜4。
具体而言，如图5所示，由于热氧化膜同时形成于SOI层的悬垂状部分的上下表面，因此为了使膜厚度(t)的SOI层的悬垂状部分完全变化为氧化膜，调整形成于单面的牺牲氧化膜厚度(d)以使膜厚度(t)与牺牲氧化膜厚度(d)的关系满足2×0.45d＞t。
另一方面，悬垂状部分以外的SOI层仅于表面形成有牺牲氧化膜，因此为了使SOI层在牺牲氧化后残留，必须要满足t＞0.45d。
因此，通过调整用以形成牺牲氧化膜厚度(d)的牺牲氧化条件(氧化速度、氧化时间等)以满足0.9d＞t＞0.45d，而能够抑制起因于SOI层的悬垂状部分的颗粒的产生。
另外，牺牲氧化热处理的条件，虽然只要为能够形成膜厚度满足0.9d＞t＞0.45d的牺牲氧化膜的条件，则并无特别限制，但能够为例如通过900至950℃的温度进行牺牲氧化热处理，在不使OSF(氧化诱发迭差)发生而充分除去剥离面(SOI层表面)的损伤的同时强化贴合界面的结合强度。
接着，除去牺牲氧化处理中所形成的牺牲氧化膜(图3(G))。由此，Ar退火后成为悬垂状的SOI层的外周部完全被除去。作为除去氧化膜的方法，有例如15％的HF洗净，以及，因应需求进行RCA洗净的方法。
如此依据本发明的贴合式SOI晶圆的制造方法，于Ar退火后的牺牲氧化处理中，能够调整牺牲氧化膜的厚度以使SOI层的悬垂状的最外周部完全变化为氧化膜，以预先防止Ar退火后自呈悬垂状残留的SOI层的最外周部的颗粒产生。
又，于本发明中，通过于该牺牲氧化处理后的SOI层的表面，进一步形成磊晶层，而能够使其为具有相对厚的SOI层厚度的贴合式SOI晶圆。
此状况下，在进行磊晶成长前的SOI晶圆的外周平台部的基底晶圆表面残留有氧化膜的状况下，虽然以除去此氧化膜再进行磊晶成长为佳，但由于通过除去此平台部的氧化膜的步骤，及其之前所进行的牺牲氧化处理步骤的氧化膜去除，与SOI层相较之下BOX层将会些许被蚀刻至内侧，因此BOX层的端面将会成为较SOI层的端面凹陷的构造。
因此，能够防止在BOX层的外周部较SOI层的端面突出的状态(即，BOX层的最外周部露出的状态)进行磊晶成长时产生的聚硅成长，及高低差(自SOI层的端面成长的磊晶层及自平台部成长的磊晶层之间所产生的溪谷状的高低差)等缺陷产生。
[实施例]
以下，虽例示实施例及比较例以更加具体说明本发明，但本发明并不限定于此。
通过下记表1的制造条件，将经进行离子注入的贴合晶圆，与带有具有600nm膜厚的硅氧化膜的基底晶圆贴合，通过于离子注入层剥离贴合经完，制作贴合式SOI晶圆。之后，进行结合热处理及除去结合热处理所形成的氧化膜，之后，于100％氩气氛围进行平坦化热处理。Ar退火后的SOI膜厚度，分别为490nm(实施例)、415nm(比较例)。
此时，通过SEM观察确认到实施例、比较例中的各个SOI晶圆，在Ar退火后，皆残留有如图3(E)所示的悬垂形状。
之后，以表1所记载的条件分别进行调整SOI层的牺牲氧化处理(形成牺牲氧化膜+除去氧化膜)后，以个别的洗净槽进行SC1洗净(80℃，30分钟)后干燥，使用颗粒计数器(KLATencor制SP2)，测定附着于表面的颗粒(直径0.25μm以上)而进行比较。
【表1】
结果，在牺牲氧化处理后的洗净步骤中，相对于比较例，于实施例中得到了大幅降低颗粒的产生的效果。
另外，本发明并不为前述实施例所限制。前述实施例为例示，具有与本发明的申请专利范围所记载的技术思想为实质相同的构成，且达成同样作用效果者，皆包含于本发明的技术范围。

Claims (4)

1.一种贴合式SOI晶圆的制造方法，自以单晶硅所构成的贴合晶圆的表面以氢离子或是惰性气体离子的至少一种气体离子进行离子注入而形成离子注入层，将该贴合晶圆经离子注入的表面与以单晶硅所构成的基底晶圆的表面直接或是透过绝缘膜贴合后，通过以该离子注入层使贴合晶圆剥离而制作于该基底晶圆上具有BOX层及SOI层的贴合式SOI晶圆，对于该贴合式SOI晶圆，在含有氩气的氛围下进行平坦化热处理后，进行调整该SOI层的膜厚度的牺牲氧化处理，其中，
使该通过剥离所制作的贴合式SOI晶圆中该BOX层的膜厚度为500nm以上，
形成该氧化膜，以使施加该牺牲氧化处理的该SOI层的膜厚度(t)与该牺牲氧化处理中所形成的牺牲氧化膜的膜厚度(d)之间的关系，满足0.9d＞t＞0.45d。
2.如权利要求1所述的贴合式SOI晶圆的制造方法，其中使该含有氩气的氛围为100％的氩气气体。
3.如权利要求1或2所述的贴合式SOI晶圆的制造方法，其中于该基底晶圆形成500nm以上的硅氧化膜，将形成该硅氧化膜的基底晶圆与该贴合晶圆的经该离子注入的表面贴合后，通过以该离子注入层使贴合晶圆剥离而制作该BOX层的膜厚度在500nm以上的贴合式SOI晶圆。
4.如权利要求1至3中任一项所述的贴合式SOI晶圆的制造方法，其中于该牺牲氧化处理后的该SOI层的表面形成磊晶层。
CN201680059158.3A 2015-10-28 2016-08-29 贴合式soi晶圆的制造方法 Active CN108140553B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015-211730 2015-10-28
JP2015211730A JP6473970B2 (ja) 2015-10-28 2015-10-28 貼り合わせｓｏｉウェーハの製造方法
PCT/JP2016/003916 WO2017072994A1 (ja) 2015-10-28 2016-08-29 貼り合わせｓｏｉウェーハの製造方法

Publications (2)

Publication Number Publication Date
CN108140553A true CN108140553A (zh) 2018-06-08
CN108140553B CN108140553B (zh) 2022-04-08

Family

ID=58630023

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680059158.3A Active CN108140553B (zh) 2015-10-28 2016-08-29 贴合式soi晶圆的制造方法

Country Status (8)

Country Link
US (1) US10347525B2 (zh)
EP (1) EP3370249B1 (zh)
JP (1) JP6473970B2 (zh)
KR (1) KR102317552B1 (zh)
CN (1) CN108140553B (zh)
SG (2) SG11201802984RA (zh)
TW (1) TWI709999B (zh)
WO (1) WO2017072994A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146146B (zh) * 2019-12-30 2022-09-06 长春理工大学 一种基底可多次利用的高效散热半导体衬底的制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1223458A (zh) * 1998-01-13 1999-07-21 三菱电机株式会社 半导体衬底的处理方法和半导体衬底
JP2000049063A (ja) * 1998-07-29 2000-02-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
US20030181001A1 (en) * 2001-07-17 2003-09-25 Hiroji Aga Method for producing bonding wafer
JP2009027124A (ja) * 2007-06-21 2009-02-05 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
TW200931541A (en) * 2007-09-07 2009-07-16 Sumco Corp Method of manufacturing laminated wafer
US7713842B2 (en) * 2007-10-11 2010-05-11 Sumco Corporation Method for producing bonded wafer
TW201131625A (en) * 2010-01-12 2011-09-16 Shinetsu Handotai Kk Bonded wafer manufacturing method
WO2012081164A1 (ja) * 2010-12-15 2012-06-21 信越半導体株式会社 貼り合わせｓｏｉウエーハの製造方法
CN104956464A (zh) * 2013-02-01 2015-09-30 信越半导体株式会社 Soi晶圆的制造方法以及soi晶圆

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964321A (ja) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Ｓｏｉ基板の製造方法
JP4398934B2 (ja) * 2005-02-28 2010-01-13 信越半導体株式会社 Ｓｏｉウエーハの製造方法
US20080315349A1 (en) 2005-02-28 2008-12-25 Shin-Etsu Handotai Co., Ltd. Method for Manufacturing Bonded Wafer and Bonded Wafer
JP2007317988A (ja) * 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
JP5135935B2 (ja) * 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法
EP2474995B1 (en) 2009-09-04 2014-04-30 Shin-Etsu Handotai Co., Ltd. Method for manufacturing soi wafer
JP6380245B2 (ja) * 2015-06-15 2018-08-29 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6513041B2 (ja) * 2016-02-19 2019-05-15 信越半導体株式会社 半導体ウェーハの熱処理方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1223458A (zh) * 1998-01-13 1999-07-21 三菱电机株式会社 半导体衬底的处理方法和半导体衬底
JP2000049063A (ja) * 1998-07-29 2000-02-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
US20030181001A1 (en) * 2001-07-17 2003-09-25 Hiroji Aga Method for producing bonding wafer
TWI270940B (en) * 2001-07-17 2007-01-11 Shinetsu Handotai Kk Method for producing bonding wafer
JP2009027124A (ja) * 2007-06-21 2009-02-05 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
TW200931541A (en) * 2007-09-07 2009-07-16 Sumco Corp Method of manufacturing laminated wafer
US7713842B2 (en) * 2007-10-11 2010-05-11 Sumco Corporation Method for producing bonded wafer
TW201131625A (en) * 2010-01-12 2011-09-16 Shinetsu Handotai Kk Bonded wafer manufacturing method
WO2012081164A1 (ja) * 2010-12-15 2012-06-21 信越半導体株式会社 貼り合わせｓｏｉウエーハの製造方法
JP2012129347A (ja) * 2010-12-15 2012-07-05 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法
CN104956464A (zh) * 2013-02-01 2015-09-30 信越半导体株式会社 Soi晶圆的制造方法以及soi晶圆

Also Published As

Publication number Publication date
WO2017072994A1 (ja) 2017-05-04
KR102317552B1 (ko) 2021-10-27
US20190074213A1 (en) 2019-03-07
TW201724176A (zh) 2017-07-01
SG11201802984RA (en) 2018-05-30
JP6473970B2 (ja) 2019-02-27
TWI709999B (zh) 2020-11-11
JP2017084963A (ja) 2017-05-18
EP3370249A4 (en) 2019-06-26
EP3370249B1 (en) 2020-03-11
US10347525B2 (en) 2019-07-09
EP3370249A1 (en) 2018-09-05
KR20180073580A (ko) 2018-07-02
SG10201903932WA (en) 2019-05-30
CN108140553B (zh) 2022-04-08

Similar Documents

Publication Publication Date Title
US7928436B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
TWI590298B (zh) Method of manufacturing a bonded SOI wafer
CN109844184A (zh) 用于功率应用和射频应用的工程化衬底结构
US20060110899A1 (en) Methods for fabricating a germanium on insulator wafer
JP2004247610A (ja) 基板の製造方法
TW200401347A (en) Manufacturing method of semiconductor substrate
TWI692001B (zh) 貼合式soi晶圓的製造方法
JPWO2005024925A1 (ja) Ｓｏｉウェーハの作製方法
WO2011151968A1 (ja) 貼り合わせウェーハの製造方法
CN109075028B (zh) 贴合式soi晶圆的制造方法
JP4931212B2 (ja) 改質シリコンへの低ドーズ酸素注入による薄い埋め込み酸化物
JP2010507918A (ja) 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法
CN108140553A (zh) 贴合式soi晶圆的制造方法
JP2015060887A (ja) Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2011029594A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
WO2012086122A1 (ja) Ｓｏｉウェーハの製造方法
KR20160013037A (ko) 접합 웨이퍼의 제조방법
TWI804626B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓
JP5565128B2 (ja) 貼り合わせウエーハの製造方法
JP2010027731A (ja) Ｓｉｍｏｘウェーハの製造方法及びｓｉｍｏｘウェーハ
JP2022067962A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2011134983A (ja) シリコン半導体基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant