JP2010186987A5 - - Google Patents

Download PDF

Info

Publication number
JP2010186987A5
JP2010186987A5 JP2009294040A JP2009294040A JP2010186987A5 JP 2010186987 A5 JP2010186987 A5 JP 2010186987A5 JP 2009294040 A JP2009294040 A JP 2009294040A JP 2009294040 A JP2009294040 A JP 2009294040A JP 2010186987 A5 JP2010186987 A5 JP 2010186987A5
Authority
JP
Japan
Prior art keywords
layer
filler
raised
specifically
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009294040A
Other languages
English (en)
Other versions
JP2010186987A (ja
JP5219094B2 (ja
Filing date
Publication date
Priority claimed from EP09290104A external-priority patent/EP2219208B1/en
Application filed filed Critical
Publication of JP2010186987A publication Critical patent/JP2010186987A/ja
Publication of JP2010186987A5 publication Critical patent/JP2010186987A5/ja
Application granted granted Critical
Publication of JP5219094B2 publication Critical patent/JP5219094B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

以下において、1Å(オングストローム)は、0.1nm(ナノメートル)に等しい。
図1に示される、いわゆるスマート・カット(Smart Cut)(登録商標)プロセスは、高品質の絶縁層上のシリコン薄膜(silicon on insulator)(SOI)基板を提供する。このプロセス中、通常は、シリコン・ウエーハであるハンドル基板(a handle substrate)101及びドナー基板(a donor substrate)103と呼ばれる2つの基板は、一定数のプロセスのステップを経て、ドナー基板103の所定の厚さを有する層をハンドル基板101上に転写する。プロセス中、ドナー基板103は、典型的には酸化され105、その後、SOI構造体の埋め込み酸化物層(BOX)を形成する。また、イオン注入ステップが、転写されるべき層を画定する所定の分割領域107を形成するのに適用される。続いて、ソース基板(the source substrate)103は、分子間力を利用して、具体的にはボンディングを介してハンドル基板101に取り付けられ、ソース−ハンドル合成物109が取得される。機械的及び/または熱的に処理されると、埋め込み酸化物層113とともに半導体層111の剥離が所定の分割領域107において発生し、結果として、2つの層がハンドル基板101上に転写され、所望のSOI構造体115が取得される。
ドナー基板103またはハンドル基板101としてネガティブ117を再利用する前に、内部領域121の表面粗さは、小さくする必要があり、隆起残余トポグラフィー119a及び119bは、取り去られる必要がある。そのようにする方法は、例えば、特許文献1−3から知られている。典型的には、以下の工程が隆起残余トポグラフィーを取り除くために適用される。再生プロセスは、残留体117の境界の隆起残余トポグラフィーの上ばかりでなく、側面131やその背面133の酸化物層125を取り去る脱酸素ステップで始まる。脱酸素は、例えば、酸が酸化物層125、131及び133を消費するHF浴を利用して実行される。続いて、基板103の境界領域の最初の研磨ステップが実行され、境界の隆起シリコン部分127を少なくとも部分的に取り去る。次に、両面研磨(DSP)ステップが実行され、内部領域121の表面粗さを改善するが、また、隆起残余トポグラフィー119a及び119bの方向に段部123をさらに取り去る。最後に、残留体117の前面における適切な表面粗さを得るために、化学的機械的研磨(CMP)ステップが実行される。
特許文献4には、基板の化学的機械的研磨方法が開示されている。該方法では、フィルタ層(a filter layer)がパターンを有する停止層(a stop layer)を覆って設けられる。フィルタ層は、停止層の構造が折り畳まれるように配置されている。
欧州特許出願公開第1662560号明細書 欧州特許出願公開第1156531号明細書 米国特許第7402520号明細書 国際公開第00/25984号
本発明の基板において、第1の材料は、単結晶相であり、充填材は、多結晶相である。上述したように、多結晶の充填層を提供することにより、所望の構造体が迅速に取得され得る。

Claims (15)

  1. 表面、具体的には、シリコン表面が、具体的には、層転写プロセスによって生じる、シリコンのような第1の材料からなる層を少なくとも備える隆起残余トポグラフィーを備え、
    a)基板の表面の非隆起領域に、充填材、具体的にはシリコンを提供するステップと、
    b)表面を研磨するステップ、
    を有し、
    充填材と隆起残余トポグラフィーの少なくとも一部が、研磨ステップb)の間、同時に研磨されることを特徴とする基板の表面を再生する方法。
  2. 第1の材料と充填材は、ステップb)における研磨が実質的に同じ除去速度で生じることを特徴とする請求項1に記載の方法。
  3. 第1の材料は、単結晶相であり、充填材は、多結晶相であることを特徴とする請求項1または2に記載の方法。
  4. ステップb)は、化学的機械的研磨(CMP)を含むことを特徴とする請求項1〜3のいずれかに記載の方法。
  5. 充填材による層の厚さは、第1の材料の厚さの50%〜150%の範囲内にあり、特に、第1の材料の厚さの80%〜120%の範囲内にあり、さらには、第1の材料の厚さに一致することを特徴とする請求項1〜4のいずれかに記載の方法。
  6. 隆起トポグラフィーは、第1の層を覆って、具体的には第1の層の上に、第1の材料、具体的には、SiO2からなる第2の層を備え、
    ステップa)は、
    (a.i.)シリコン前駆体、さらに具体的にはシラン(SiH4)を用いて、特に、反応器内で、隆起トポグラフィーの第2の材料の上及び非隆起領域の上に充填材を蒸着させるステップと、
    (a.ii.)第2の層を取り去り、それによって、同時に、隆起トポグラフィーを覆う充填材を取り去るステップ、
    を備えていることを特徴とする請求項1〜5のいずれかに記載の方法。
  7. 基板は、ステップ(a.i.)の間、隆起トポグラフィーを有する表面の反対側の表面が充填材の層がない状態のままであることを特徴とする請求項6に記載の方法。
  8. 隆起トポグラフィーは、第1の層を覆って、具体的には第1の層の上に、第2の材料、具体的には、SiO2からなる第2の層を備え、
    ステップa)は、
    (a.1.)選択的蒸着を許容するシリコン前駆体、さらに具体的にはジクロロシラン(SiH2Cl4)を用いて、特に、反応器内で、マスクとして第2の層を用いて非隆起領域の上にのみ充填材料を蒸着させるステップ、
    を備えていることを特徴とする請求項1〜5のいずれかに記載の方法。
  9. (a.2.)第2の層を取り去るステップをさらに備えていることを特徴とする請求項8に記載の方法。
  10. ステップ(a.ii.)またはステップ(a.2.)は、特に、HF浴を用いる脱酸素ステップを備えていることを特徴とする請求項6〜9のいずれかに記載の方法。
  11. ステップb)の間、少なくとも、第1の層の厚さに一致する厚さが取り去られることを特徴とする請求項1〜10のいずれかに記載の方法。
  12. ステップb)の間、材料の除去は、注入欠陥を持つ領域を超えることを特徴とする請求項11に記載の方法。
  13. 材料の除去は、200nm〜1200nm(2000Å〜12000Å)の範囲内であることを特徴とする請求項11または12に記載の方法。
  14. 基板の面取りされた境界領域のイオン注入領域を取り去る境界研磨ステップをさらに備えることを特徴とする請求項1〜13のいずれかに記載の方法。
  15. ベース、該ベースを覆う、特にベースの境界領域にあるイオン注入領域と非イオン注入領域、該イオン注入領域の第1の材料からなる第1の層、及び非イオン注入領域上の充填材からなる充填層を備え、
    第1の材料は、単結晶相であり、充填材は、多結晶相であることを特徴とする基板。
JP2009294040A 2009-02-12 2009-12-25 基板の表面を再生する方法 Expired - Fee Related JP5219094B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP09290104A EP2219208B1 (en) 2009-02-12 2009-02-12 Method for reclaiming a surface of a substrate
EP09290104.0 2009-02-12

Publications (3)

Publication Number Publication Date
JP2010186987A JP2010186987A (ja) 2010-08-26
JP2010186987A5 true JP2010186987A5 (ja) 2012-07-19
JP5219094B2 JP5219094B2 (ja) 2013-06-26

Family

ID=40725919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009294040A Expired - Fee Related JP5219094B2 (ja) 2009-02-12 2009-12-25 基板の表面を再生する方法

Country Status (7)

Country Link
US (1) US8435897B2 (ja)
EP (1) EP2219208B1 (ja)
JP (1) JP5219094B2 (ja)
KR (1) KR101536334B1 (ja)
CN (1) CN101866824B (ja)
SG (1) SG164310A1 (ja)
TW (1) TWI480939B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100022070A1 (en) * 2008-07-22 2010-01-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
FR2971365B1 (fr) * 2011-02-08 2013-02-22 Soitec Silicon On Insulator Méthode de recyclage d'un substrat source
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
CN103646867B (zh) * 2013-11-29 2016-04-06 上海华力微电子有限公司 改善晶圆剥落缺陷的方法
JP6676365B2 (ja) * 2015-12-21 2020-04-08 キヤノン株式会社 撮像装置の製造方法
FR3074608B1 (fr) 2017-12-05 2019-12-06 Soitec Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat
US10373818B1 (en) * 2018-01-31 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer recycling
SE1950611A1 (en) * 2019-05-23 2020-09-29 Ascatron Ab Crystal efficient SiC device wafer production
FR3120159B1 (fr) 2021-02-23 2023-06-23 Soitec Silicon On Insulator Procédé de préparation du résidu d’un substrat donneur ayant subi un prélèvement d’une couche par délamination
CN113192823B (zh) * 2021-04-27 2022-06-21 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867302A (en) * 1997-08-07 1999-02-02 Sandia Corporation Bistable microelectromechanical actuator
JPH11195775A (ja) * 1997-12-26 1999-07-21 Sony Corp 半導体基板および薄膜半導体素子およびそれらの製造方法ならびに陽極化成装置
SG71903A1 (en) * 1998-01-30 2000-04-18 Canon Kk Process of reclamation of soi substrate and reproduced substrate
US6863593B1 (en) 1998-11-02 2005-03-08 Applied Materials, Inc. Chemical mechanical polishing a substrate having a filler layer and a stop layer
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
CN1270366C (zh) * 2002-06-04 2006-08-16 中芯国际集成电路制造(上海)有限公司 可重复使用的晶圆控片及其形成方法
CN100557785C (zh) * 2002-08-26 2009-11-04 S.O.I.Tec绝缘体上硅技术公司 具有缓冲结构的晶片的再循环
JP4492054B2 (ja) * 2003-08-28 2010-06-30 株式会社Sumco 剥離ウェーハの再生処理方法及び再生されたウェーハ
US6987055B2 (en) * 2004-01-09 2006-01-17 Micron Technology, Inc. Methods for deposition of semiconductor material
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer

Similar Documents

Publication Publication Date Title
JP2010186987A5 (ja)
JP5219094B2 (ja) 基板の表面を再生する方法
CN107533953B (zh) 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP5018066B2 (ja) 歪Si基板の製造方法
JP5068635B2 (ja) 半導体ヘテロ構造を作製する方法
TWI337769B (en) Method for recycling an epitaxied donor wafer
JP4926077B2 (ja) 溶融層を用いた歪み層の歪み緩和
TWI487014B (zh) 自施體基板轉移一層至處理基板之方法
JP2008141206A6 (ja) 半導体ヘテロ構造を作製する方法
KR101905811B1 (ko) 박리웨이퍼의 재생가공방법
JP2004247610A (ja) 基板の製造方法
TW200405409A (en) Substrate and manufacturing method therefor
JP2011515838A (ja) セミコンダクタオンインシュレータ型基板を製作する方法
US8324072B2 (en) Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure
TW201104800A (en) Method for manufacturing components
JP5521339B2 (ja) 多層膜付き半導体ウェーハの製造方法及び半導体デバイスの製造方法
WO2005067053A1 (ja) Soiウェーハの作製方法
US9761671B2 (en) Engineered substrates for use in crystalline-nitride based devices
JP2019528570A (ja) 成長基板上にエピタキシャル層を生成する方法
JP2007019323A (ja) ボンドウエーハの再生方法及びボンドウエーハ並びにssoiウエーハの製造方法
JP2005079109A (ja) 貼合せsoiウェーハの製造方法及び該方法により製造された貼合せsoiウェーハ
JP2006216661A (ja) 半導体ウェーハの製造方法
JP2000306993A (ja) 多層基板の製造方法