KR101913843B1 - 비아 콘택 형성 방법 - Google Patents

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Abstract

알루미늄 기판에 비아 콘택을 형성하는 방법이 개시된다. 개시된 비아 콘택 형성 방법은, 순수 알루미늄(Al) 및 알루미늄 합금 중의 하나를 재질로 하는 알루미늄 기판의 표면을 산화시켜 산화알루미늄(Al2O3)으로 이루어진 산화물층을 형성하는 산화물층 형성 단계, 산화물층에 그 표면으로부터 두께 방향으로 연장된 비아 홀(via hole)을 생성하는 비아 홀 생성 단계, 비아 홀의 내주면에 금속을 증착하여 전해 도금용 시드층(seed layer)를 형성하는 시드층 형성 단계, 시드층 상에 금속을 전해 도금하여 비아 홀 내부에 금속을 채우는 전해 도금 단계, 및 알루미늄 기판을 연마하여, 비아 홀 내부에 도금된 금속만 남기고 비아 홀 이외의 영역에 도금된 금속을 제거하는 연마 단계를 포함한다. 비아 홀은 산화물층의 경계를 넘어 연장되지 않는다.

Description

비아 콘택 형성 방법{Method for forming via contact}
본 발명은 비아 콘택 형성 방법에 관한 것으로, 보다 상세하게는 알루미늄 기판에 비아 콘택을 형성하는 방법에 관한 것이다.
기판을 적층하여 고집적된 반도체 소자를 제조하는 경우 상부 기판의 배선과 하부 기판의 배선을 전기적으로 연결하는 비아 콘택이 필요하다. 상기 비아 콘택은 비아 홀(via hole)에 예컨대, 구리(Cu)와 같은 도전성 금속이 채워진 것으로, 통상적으로 도금(plating)에 의해 비아 홀에 도전성 금속이 채워진다.
상기 비아 홀은 관통 비아 홀(through via hole), 블라인드 비아 홀(blind via hole), 및 베리드 비아 홀(buried via hole)로 구분된다. 상기 관통 비아 홀은, 기판을 두께 방향으로 관통하여 기판의 상측면과 하측면에 모두 개구(開口)가 형성된 비아 홀이며, 상기 블라인드 비아 홀은 기판의 상측면과 하측면 중 일 측면에만 개구가 형성되고 다른 일 측면까지는 관통하지 못한 비아 홀이며, 베리드 비아 홀은 기판의 내부에 형성되어 기판의 상측면 및 하측면에 개구가 형성되지 않은 비아 홀을 의미한다.
한편, 종래에는 고집적된 반도체 소자의 소재로서 실리콘(Si) 기판이 주로 사용되었다. 그러나, 실리콘 기판은 원가가 높고 방열 특성이 좋지 않다는 문제가 있어서, 실리콘 기판을 다른 종류의 기판으로 대체하여 비아 콘택을 형성할 필요성이 있다.
대한민국 등록특허공보 제10-0527555호
본 발명은 알루미늄(Al)을 주성분으로 하는 알루미늄 기판에 비아 콘택을 형성하는 방법을 제공한다.
본 발명은, 실리콘(Si) 기판를 사용하는 경우보다 원가가 절감되고, 방열 특성도 우수한 비아 콘택 형성 방법을 제공한다.
본 발명은, 순수 알루미늄(Al) 및 알루미늄 합금 중의 하나를 재질로 하는 알루미늄 기판의 표면을 산화시켜 산화알루미늄(Al2O3)으로 이루어진 산화물층을 형성하는 산화물층 형성 단계, 상기 산화물층에 그 표면으로부터 두께 방향으로 연장된 비아 홀(via hole)을 생성하는 비아 홀 생성 단계, 상기 비아 홀의 내주면에 금속을 증착하여 전해 도금용 시드층(seed layer)를 형성하는 시드층 형성 단계, 상기 시드층 상에 금속을 전해 도금하여 상기 비아 홀 내부에 금속을 채우는 전해 도금 단계, 및 상기 알루미늄 기판을 연마하여, 상기 비아 홀 내부에 도금된 금속만 남기고 상기 비아 홀 이외의 영역에 도금된 금속을 제거하는 연마 단계를 포함하고, 상기 비아 홀은 상기 산화물층의 경계를 넘어 연장되지 않는 비아 콘택 형성 방법을 제공한다.
상기 산화물층 형성 단계는, 상기 알루미늄 기판을 양극 산화하여 표면에 미세공(孔)이 형성된 산화물층을 형성하는 양극 산화 단계, 및 상기 미세공을 폐쇄하는 봉공(封孔) 처리 단계를 구비할 수 있다.
상기 산화물층 형성 단계는, 플라즈마 전해 산화(PEO: plasma electrolytic oxidation)에 의해 상기 산화물층을 형성하는 단계를 구비할 수 있다.
상기 산화물층의 두께는 5 내지 200㎛ 일 수 있다.
상기 비아 홀 생성 단계는, 상기 산화물층의 표면에 레이저(laser)를 조사하여 상기 비아 홀을 생성하는 단계를 구비할 수 있다.
본 발명에 의해 형성된 비아 콘택은 실리콘 웨이퍼(wafer)보다 저렴한 알루미늄 재질의 기판에 형성된다. 따라서, 실리콘 기판에 비아 콘택을 형성하는 것보다 비용이 절감되고, 공정도 단순하여 생산성도 향상된다. 또한, 실리콘보다 방열 특성이 우수한 알루미늄 재질의 기판에 비아 콘택이 형성되므로, 비아 콘택을 구비한 반도체 소자를 제조한 경우에도 방열 특성이 향상되어 반도체 소자 성능의 신뢰성이 향상된다.
도 1 내지 도 4는 본 발명의 실시예에 따른 비아 콘택 형성 방법을 순차적으로 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 비아 콘택 형성 방법을 상세하게 설명한다. 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자 또는 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1 내지 도 4는 본 발명의 실시예에 따른 비아 콘택 형성 방법을 순차적으로 도시한 단면도이다. 본 발명의 실시예에 따른 비아 콘택 형성 방법은, 산화물층 형성 단계, 비아 홀(via hole) 생성 단계, 시드층(seed layer) 형성 단계, 전해 도금 단계, 및 연마 단계를 구비한다. 도 1을 참조하면, 상기 산화물층 형성 단계는, 알루미늄 기판(50)의 표면(51)을 산화시켜 산화알루미늄(Al2O3)으로 이루어진 산화물층(55)을 형성하는 단계이다. 상기 알루미늄 기판(50)은 순수 알루미늄(Al) 재질로 이루어지거나, 알루미늄 합금 재질로 이루어진다. 알루미늄 기판(50)의 두께는 0.1mm 내지 2mm 일 수 있다.
상기 산화물층 형성 단계는, 알루미늄 기판(50)을 양극 산화(anodizing)하여 표면에 다수의 미세공(孔)(미도시)이 형성된 산화물층(55)을 형성하는 양극 산화 단계, 및 상기 다수의 미세공을 폐쇄하는 봉공(封孔) 처리 단계를 구비한다. 상기 양극 산화 단계는 알루미늄을 주성분으로 포함하는 소재, 즉 알루미늄 소재의 표면에 산화알루미늄(Al2O3)의 피막을 형성하는 것으로, 상기 알루미늄 소재를 예컨대, 황산, 수산, 크롬산과 같은 전해액 내에서 양극(anode)으로 하고 통전(通電)시켜 알루미늄 소재의 표면을 산화시키는 것이다.
양극 산화 단계에 의해 형성된 산화알루미늄(Al2O3) 피막의 표면에는 다수의 미세공(미도시)이 형성된다. 이 미세공에 불순물이 침투하여 표면이 더러워지기 쉽고, 상기 미세공에 상기 전해액의 잔류물이 침투하여 부식을 초래할 수도 있다. 따라서, 상기 산화물층 형성 단계 이후에 상기 봉공 처리 단계가 수행된다.
봉공 처리의 방법 중에서 물(H2O) 이외의 성분을 필요로 하지 않아 비교적 간단하게 수행할 수 있는 수화 봉공 처리(水化 封孔 處理) 방법이 주로 적용된다. 수화 봉공 처리 방법에는 뜨거운 물에 양극 산화된 알루미늄을 침지(浸漬)하여 봉공 처리하는 방법과, 수증기(水蒸氣)로 채워진 챔버(chamber) 내에 양극 산화된 알루미늄을 두어 봉공 처리하는 방법이 있다.
한편, 상기 산화물층 형성 단계는, 상기 양극 산화 단계와 상기 봉공 처리 단계를 대신하여, 플라즈마 전해 산화(PEO: plasma electrolytic oxidation)에 의해 상기 산화물층을 형성하는 단계를 구비할 수도 있다. 플라즈마 전해 산화는 알루미늄 소재를 전해액에 침잠시키고, 300 내지 600V의 고전압 펄스를 인가하여 알루미늄 소재의 표면을 산화시키는 방법이다. 상기 고전압 펄스의 인가로 알루미늄 소재의 표면에서 플라즈마가 발생하고, 이에 의해 용융된 알루미늄 소재의 표면이 산화되면서 산화알루미늄(Al2O3)으로 된 산화물층(55)이 형성된다.
상기 산화물층 형성 단계에서 상기 산화물층(55)의 두께를 5 내지 200㎛ 로 형성할 수 있다. 한편, 도 1에서는 알루미늄 기판(1)의 양 측면에 산화물층(55)이 형성되고, 그 사이에 알루미늄 또는 알루미늄 합금으로 된 알루미늄층(53)이 잔존한 알루미늄 기판(50)이 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 부연하면, 알루미늄 기판의 양 측면 중 일 측면에 전해액이 침투하지 못하도록 마스킹(masking)을 적층한 후에, 알루미늄 기판을 전해액에 침잠시켜 산화물층 형성 단계를 수행하면 알루미늄 기판의 일 측면에만 산화물층이 형성될 수 있다.
도 2를 참조하면, 비아 홀 생성 단계는, 산화물층(55)에 그 표면(51)으로부터 두께 방향, 즉 Z축과 평행하게 연장된 비아 홀(57)을 생성하는 단계이다. 알루미늄 기판(50)(도 1 참조)에 형성된 산화물층(55)의 표면(51)에 레이저(laser)를 조사(照射)하여 비아 홀(57)을 생성할 수 있다. 비아 홀(57)은 산화물층(55)의 경계를 넘어 연장되지 않는다. 레이저 조사에 의해 비아 홀(57)을 형성하는 경우에 비아 홀(57)이 산화물층(55)과 알루미늄층(53) 사이의 경계를 넘어 알루미늄층(53)까지 연장되지 않도록 레이저의 출력과 조사 시간을 적절히 조절한다. 만약 비아 홀이 알루미늄층(53)까지 연장되면, 추후 단계에서 비아 홀 내부에 채워지는 금속과 알루미늄층(53) 간에 쇼트(short circuit)가 발생할 수 있다.
도 3을 참조하면, 상기 시드층 형성 단계는 비아 홀(57)의 내주면과, 비아 홀(57)의 입구(59)의 주변부와, 산화물층(55)의 표면(51)(도 2 참조)에 금속을 증착하여 전해 도금용 시드층(62)을 형성하는 단계이다. 상기 전해 도금 단계는 상기 시드층(62) 상에 금속(64)을 전해 도금하여 상기 비아 홀(57)(도 2 참조) 내부에 금속(64)을 채우는 단계이다. 상기 금속(64)은 예컨대, 구리(Cu)일 수 있다.
도 3 및 도 4를 함께 참조하면, 상기 연마 단계는 상기 알루미늄 기판(50)(도 1 참조)을 연마하여, 상기 비아 홀(57)(도 2 참조) 내부에 도금된 금속(64)만 남기고 상기 비아 홀(57) 이외의 영역에 도금된 금속(64)을 제거하는 단계이다. 상기 연마 단계는 CMP(chemical mechanical polishing) 방법을 적용하여 수행할 수 있다. 상기 비아 홀(57) 내부에 채워진 금속(64)이 비아 콘택(via contact)이 된다.
이상에서 설명한 본 발명에 의해 형성된 비아 콘택은 실리콘 웨이퍼(wafer)보다 저렴한 알루미늄 기판(50)에 형성된다. 따라서, 실리콘 기판에 비아 콘택을 형성하는 것보다 비용이 절감되고, 공정도 단순하여 생산성도 향상된다. 또한, 실리콘보다 방열 특성이 우수한 알루미늄 기판(1)에 비아 콘택이 형성되므로, 비아 콘택을 구비한 반도체 소자를 제조한 경우에도 방열 특성이 향상되어 반도체 소자 성능의 신뢰성이 향상된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
50: 알루미늄 기판 53: 알루미늄층
55: 산화물층 57: 비아 홀
62: 시드층 64: 금속

Claims (5)

  1. 순수 알루미늄(Al) 및 알루미늄 합금 중의 하나를 재질로 하는 알루미늄 기판의 표면을 산화시켜 산화알루미늄(Al2O3)으로 이루어진 산화물층을 형성하는 산화물층 형성 단계;
    상기 산화물층에 그 표면으로부터 두께 방향으로 연장된 비아 홀(via hole)을 생성하는 비아 홀 생성 단계;
    상기 비아 홀의 내주면에 금속을 증착하여 전해 도금용 시드층(seed layer)를 형성하는 시드층 형성 단계;
    상기 시드층 상에 금속을 전해 도금하여 상기 비아 홀 내부에 금속을 채우는 전해 도금 단계; 및,
    상기 알루미늄 기판을 연마하여, 상기 비아 홀 내부에 도금된 금속만 남기고 상기 비아 홀 이외의 영역에 도금된 금속을 제거하는 연마 단계;를 포함하고,
    상기 산화물층 형성 단계는, 상기 알루미늄 기판을 양극 산화하여 표면에 미세공(孔)이 형성된 산화물층을 형성하는 양극 산화 단계, 및 상기 미세공을 폐쇄하는 봉공(封孔) 처리 단계를 구비하고,
    상기 비아 홀은 상기 산화물층의 경계를 넘어 연장되지 않는 것을 특징으로 하는 비아 콘택 형성 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 산화물층 형성 단계는, 플라즈마 전해 산화(PEO: plasma electrolytic oxidation)에 의해 상기 산화물층을 형성하는 단계를 구비하는 것을 특징으로 하는 비아 콘택 형성 방법.
  4. 제1 항에 있어서,
    상기 산화물층의 두께는 5 내지 200㎛ 인 것을 특징으로 하는 비아 콘택 형성 방법.
  5. 제1 항에 있어서,
    상기 비아 홀 생성 단계는, 상기 산화물층의 표면에 레이저(laser)를 조사하여 상기 비아 홀을 생성하는 단계를 구비하는 것을 특징으로 하는 비아 콘택 형성 방법.
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4221660B2 (ja) * 2003-10-16 2009-02-12 ソニー株式会社 細孔構造体及びその製造方法、メモリ装置及びその製造方法、吸着量分析装置、並びに磁気記録媒体
KR101195081B1 (ko) 2011-04-29 2012-10-29 한국에너지기술연구원 고전기전도성, 고내구성을 갖는 탄소 코팅 알루미늄 집전체 및 그 제조방법
JP5352020B2 (ja) 2011-01-12 2013-11-27 三菱レイヨン株式会社 活性エネルギー線硬化性樹脂組成物、微細凹凸構造体及び微細凹凸構造体の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4221660B2 (ja) * 2003-10-16 2009-02-12 ソニー株式会社 細孔構造体及びその製造方法、メモリ装置及びその製造方法、吸着量分析装置、並びに磁気記録媒体
JP5352020B2 (ja) 2011-01-12 2013-11-27 三菱レイヨン株式会社 活性エネルギー線硬化性樹脂組成物、微細凹凸構造体及び微細凹凸構造体の製造方法
KR101195081B1 (ko) 2011-04-29 2012-10-29 한국에너지기술연구원 고전기전도성, 고내구성을 갖는 탄소 코팅 알루미늄 집전체 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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