KR102186147B1 - 코어기판 및 이의 제조방법 - Google Patents

코어기판 및 이의 제조방법 Download PDF

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Abstract

본 발명은 코어기판에 관한 것이다. 본 발명의 코어기판 및 그 제조방법은 글라스(glass) 코어에 형성된 홀 내벽에 전도성 고분자 도포 후 플래시(flash) 도금을 수행하여 딤플(dimple)의 발생 없이 필(fill) 도금을 수행할 수 있는 코어기판 및 이의 제조방법에 관한 것이다.

Description

코어기판 및 이의 제조방법{Core substrate and method of manufacturing core substrate}
본 발명은 코어기판 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 딤플(dimple)의 발생 없이 필(fill) 도금을 수행할 수 있는 코어기판 및 이의 제조방법에 관한 것이다.
최근 핸드폰을 비롯한 휴대 전자기기의 소형화, 경량화 및 박판화 추세에 따라, 전자기기에 들어가는 인쇄회로기판의 두께도 점점 얇아지고 작은 공간에 더 많은 회로를 배치하기 위해 회로 패턴이 미세(fine)화 되어가고 있다. 이때, 인쇄회로기판의 층간을 전기적으로 연결한 다층 인쇄회로기판도 비아홀(via hole)의 크기가 점점 작아지고, 도금의 두께가 얇아지고 있다.
그러나, 종래의 인쇄회로기판은 원자재가 얇아지고 가벼워질수록 휨에 대한 저항력이 떨어지고, 기판 두께의 품질이 불안정하여 열팽창계수(CTE), 유전상수 등의 특성이 저하됨에 따라 부품 실장 시 휨과 뒤틀림 등이 발생하는 문제점이 있다. 이를 보완하기 위해 기판의 코어(core)재에 글라스 패브릭(glass fabric, 유리섬유) 또는 실리카(silica) 등을 함유하여 코어재의 강성을 높이거나, 코어재 자체를 글라스(glass)재질로 사용하여 높은 강성을 구현하는 방법이 사용되어 왔다.
그러나, 상기와 같은 글라스 재질의 코어를 사용할 경우, 코어에 형성된 비아홀 내부를 도금함에 있어서 무전해 동도금이 실시되지 않는 문제점이 있을 수 있다. 이를 해결하기 위한 하나의 방법으로 전도성 고분자를 도포한 뒤 필(fill) 도금을 수행하는 방법이 연구되어 왔으나, 전도성 고분자의 저항이 크기 때문에 필 도금 시 딤플(dimple)이 발생하는 문제점이 있어 왔다.
대한민국 공개특허공보 제2010-0005816호
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 글라스 코어에 형성된 비아홀 내벽에 전도성 고분자 도포 후 플래시(flash) 도금을 수행함으로써, 딤플(dimple)의 발생 없이 필(fill) 도금을 수행하는 것에 발명의 목적이 있다.
본 발명의 상기 목적은, 글라스 코어; 상기 글라스 코어에 형성된 비아홀; 상기 비아홀 내벽에 형성된 전도성 고분자층; 상기 전도성 고분자층 상에 형성된 플래시 도금층; 및 상기 플래시 도금층 상에 형성되어 상기 비아홀 내부에 충진된 필 도금층; 을 포함하는 코어기판이 제공됨에 의해서 달성될 수 있다.
상기 전도성 고분자층은 폴리 아닐린 또는 그 유도체의 수지재로 구성될 수 있고, 상기 플래시 도금층과 상기 필 도금층은 구리를 재질로 할 수 있다.
이때, 상기 플래시 도금층은 1㎛ 이상 5㎛ 이하의 두께를 가질 수 있다.
또한, 본 발명의 다른 목적은 글라스 코어를 준비하는 단계; 상기 글라스 코어에 비아홀을 형성하는 단계; 상기 비아홀 내벽에 전도성 고분자를 도포하여 전도성 고분자층을 형성하는 단계; 상기 전도성 고분자층 상에 플래시 도금을 수행하여 플래시 도금층을 형성하는 단계; 및 상기 플래시 도금층 상에 형성되어 상기 비아홀 내부를 충진하는 필 도금을 수행하여 필 도금층을 형성하는 단계; 를 포함하는 코어기판의 제조방법이 제공됨에 의해서도 달성될 수 있다.
이때, 상기 플래시 도금층을 형성하는 단계와 상기 필 도금층을 형성하는 단계 사이에, 상기 글라스 코어의 상부 및 하부에 포토레지스트(PR)를 도포하는 단계; 상기 비아홀이 개방되도록 포토레지스트를 패터닝하는 단계; 및 상기 필 도금층을 형성하는 단계 후에, 상기 포토레지스트를 제거하는 단계; 노출된 전도성 고분자층과 플래시 도금층을 에칭(etching)하는 단계; 를 더 포함할 수 있다.
상기 플래시 도금 및 상기 필 도금은 전해 도금 공정을 통해 수행될 수 있으며, 상기 비아홀은 다이렉트 이미징(direct imaging) 방식에 의한 레이저로 가공될 수 있다.
본 발명의 코어기판 및 이의 제조방법은, 글라스 코어에 형성된 비아홀 내벽에 전도성 고분자 도포 후 플래시(flash) 도금을 수행하여 글라스 코어 및 전도성 고분자에 의한 도금 저항을 낮게 유지함으로써, 비아홀 도금 시 딤플(dimple)의 발생 없이 필(fill) 도금을 수행할 수 있다.
도 1은 필(fill) 도금 시 발생하는 딤플 현상을 보여주는 글라스 코어 기판의 단면도
도 2는 본 발명에 따른 글라스 코어 기판의 단면도
도 3은 본 발명에 따른 글라스 코어 기판의 제조방법의 공정 순서도
도 4a 내지 도 4i는 본 발명의 각 공정에서 나타나는 글라스 코어 기판의 단면도
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시 예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다.
본 명세서에서 사용된 용어들은 실시 예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
글라스 코어 기판의 구조
일반적으로 전기 전도성이 없는 절연층의 표면을 도금할 때는 전기 분해에 의한 전해 동도금을 실시할 수 없기 때문에 석출 반응에 의해 이루어지는 무전해 동도금을 먼저 실시하고, 그 후에 전해 동도금을 실시할 수 있다. 무전해 동도금은 부도체(절연체)의 표면을 도금하는 방법으로, 도금막을 두껍게 형성하기 어려울 수 있고 물성이 전해 동도금에 비해 좋지 않은 특성이 있을 수 있다.
전해 동도금은 무전해 동도금을 한 후에 그 도전성을 이용하여 할 수 있는데 무전해 동도금에 비해 두꺼운 도금 피막을 형성하기 쉽고 막의 물성도 우수한 특성을 가질 수 있다. 결국, 무전해 동도금은 전해 동도금을 하기 위한 초벌 성격의 도금으로 전해 동도금을 원활하게 진행하기 위한 전처리 공정에 해당되며, 무전해 동도금만을 그대로 사용하기 어려울 수 있으며 전해 동도금을 더 수행하여 도금 성능을 보완해줄 수 있다.
한편, 글라스(glass) 코어는 코어에 형성된 비아홀 내부를 도금함에 있어서 글라스가 가지는 재료의 특성상 무전해 동도금이 실시되지 않을 수 있다. 이 경우, 무전해 동도금의 대체 방법으로 스퍼터(sputter) 시드(seed)를 이용하거나 전도성 고분자를 이용하여 비아홀의 내부 도금을 진행하고 있다.
그러나, 비아홀 도금에 스퍼터 시드를 이용하는 경우 설비 및 프로세스 비용이 고가여서 경제적 이점이 없을 뿐만 아니라, 처리 시간도 비교적 장시간 소요될 수 있다. 또한, 스퍼터 시드를 형성하기 위해서는 티타늄(Ti)이 이용되는데 패턴 형성 후 도포된 Ti을 에칭해야 하는 번거로움이 있으며 Ti층이 환경적 분위기로 인해 산화될 경우, 기존의 에칭 방식으로는 깨끗이 제거되지 않아 미세 회로 구현 시에 불량이 발생할 수 있다.
상기와 같은 스퍼터 시드의 단점으로 인해, 최근에는 글라스 코어에 형성된 비아홀 내부를 도금하는 방법으로 전도성 고분자가 이용되고 있다. 무전해 동도금을 실시할 수 없는 글라스 코어에 전도성 고분자를 먼저 도포한 후 전해 동도금을 실시할 수 있다. 만약 전도성 고분자 도포 후 전해 동도금이 아닌 무전해 동도금을 실시하게 되면 전도성 고분자에 산 계열의 화학물질이 접촉되어 전도성 고분자가 제거될 수 있다. 따라서, 전도성 고분자 도포 후 전해 동도금을 실시할 수 있다.
전도성 고분자의 경우, 스퍼터 시드에 비해 약 10%의 가격인 저가로 이용할 수 있으며 처리 시간이 비교적 짧아 효율적이다. 또한, 전도성 고분자가 글라스에 레이저(laser)를 이용하여 홀(hole)을 가공할 때 발생할 수 있는 미세 크랙(crack)을 후속 공정 진행 과정에서 메울 수 있다.
그러나, 전도성 고분자를 보통 일반 레진(resin) 층이 포함된 코어에 적용하듯이 글라스 코어에 적용할 경우, 글라스 코어 자체의 저항 및 전도성 고분자의 저항이 높아 비아홀의 필(fill) 도금이 제대로 수행되지 않을 수 있다. 즉, 글라스 코어와 전도성 고분자의 높은 저항으로 인해 도금 형성 시 전도성 고분자층의 표면에 전류가 충분히 인가될 수 없어 비아홀 내부가 미충진되는 현상인 딤플(dimple)이 발생할 수 있다.
비아홀 내부에 딤플이 발생하게 되면 빌드-업(build-up) 후 적층된 다른 절연층의 상면에 홀(hole)을 형성할 때 레이저의 난반사로 인하여 홀 형성이 어려울 수 있고, 형성이 된다 하더라도 도금 후에 쇼트(short) 등의 공정 문제가 발생할 수 있다.
도 1은 필(fill) 도금 시 발생하는 딤플 현상을 보여주는 도면이다.
도 1에 도시된 바와 같이, 글라스 코어 기판(100)에서 글라스 코어(110)에 형성된 비아홀(120) 내벽에 전도성 고분자 도포 후 바로 필(fill) 도금을 수행함에 따라 비아홀 내부에 딤플(130)이 발생할 수 있다. 딤플 현상은 글라스 코어 자체의 저항 및 전도성 고분자의 저항이 높기 때문에 도금 형성 시 전도성 고분자층의 표면에 전류가 충분히 인가될 수 없어 발생하게 된다. 딤플이 발생하면 빌드-업 후 적층된 다른 절연층의 상면에 홀을 형성할 때 레이저의 난반사로 인하여 홀 형성이 어려울 수 있고, 형성이 된다 하더라도 도금 후에 쇼트 등의 공정 문제가 발생할 수 있다.
본 발명은 글라스 코어에 형성된 비아홀 내벽에 전도성 고분자 도포 후 플래시(flash) 도금층을 형성하고 필 도금을 수행함에 의해서 딤플 현상을 억제할 수 있다.
도 2는 본 발명의 실시예에 따른 글라스 코어 기판의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 글라스 코어 기판(200)은 소정 위치에 비아홀(220)이 형성된 글라스 코어(210)와, 비아홀(220) 내벽에 도포된 전도성 고분자층(230), 그리고 전도성 고분자층(230) 상에 형성된 플래시 도금층(240)을 포함할 수 있다. 참고로, 전도성 고분자층(230)은 전자현미경(SEM)으로 관찰 시 육안으로 확인할 수 없으며 크로스 섹션(X-section)을 통해 경계면에 대한 정밀한 분석을 진행해야 확인할 수 있다.
전도성 고분자층(230)은 전해 도금을 위해 인입선으로 사용되는 금속층으로 폴리 아닐린 또는 그 유도체의 수지재로 구성될 수 있으며, 홀의 크기와 후속 전해 도금 공정에 따라 다양한 두께로 형성될 수 있다. 전해 도금 공정 시 도금액과의 반응으로 전도성 고분자층(230)을 구성하는 금속 물질이 일정량 식각될 수 있으므로, 전도성 고분자층(230)의 두께는 이를 고려하여 대략 70㎚ 이상 150㎚ 이하의 범위 내에서 형성하는 것이 바람직하다.
한편, 플래시 도금층(240)은 후에 필 도금층(250)이 형성될 때 딤플(dimple)이 발생하는 것을 방지하기 위해 형성되며, 대략 1㎛ 이상 5㎛ 이하의 두께로 전도성 고분자층(230)에 비해 훨씬 얇게 형성될 수 있다. 만약 플래시 도금층(240)이 1㎛ 보다 얇게 형성되면 저항이 크게 되어 플래시 도금층을 형성하는 본래의 목적이 상실될 수 있고, 5㎛ 보다 두껍게 형성되면 이는 불필요한 두께일 뿐 아니라, 후에 진행되는 전해 도금의 효율이 떨어질 수 있다. 따라서, 플래시 도금층(240)은 1㎛ 이상 5㎛ 이하의 두께로 형성될 수 있으며, 플래시 도금층(240)의 재질은 구리일 수 있다.
한편, 필 도금층(250)은 비아홀의 비어있는 공간을 충진하기 위한 목적으로 형성되며, 필 도금층의 재질 또한 구리일 수 있다.
글라스 코어 기판의 제조방법
도 3은 본 발명의 실시예에 따른 글라스 코어 기판의 제조방법을 도시한 공정순서도이고, 도 4a 내지 도 4i는 본 발명의 실시예에 따른 각 공정이 도시된 글라스 코어 기판의 단면도이다.
도 3 및 도 4a 내지 도 4i에 의하면, 본 실시예에 따른 글라스 코어 기판은 글라스 코어(glass core)를 준비하는 단계(S310)와, 레이저를 이용하여 비아홀을 가공하는 단계(S320)와, 전도성 고분자를 도포하는 단계(S330)와, 플래시(flash) 도금을 수행하는 단계(S340)와, 포토레지스트(PR)를 도포하는 단계(S350)와, 포토레지스트를 패터닝(patterning)하는 단계(S360)와, 필(fill) 도금을 수행하는 단계(S370)와, 포토레지스트를 제거하는 단계(S380)와, 에칭(etching)을 하는 단계(S390)로 구성될 수 있다.
글라스 코어를 준비하는 단계(S310)에서는, 글라스 재료로 순수 이산화규소(SiO2), 소다 석회 유리, 붕규산염 유리 및 알루미노 규산염 유리(alumo-silicate glass) 중 하나가 사용될 수 있다. 그러나, 규소계 유리 조성들로만 한정되지 않고, 플루오르 유리, 인산 유리, 칼코겐 유리 등도 함께 사용될 수 있다. 또한, 다른 재료들 및 첨가제들의 임의의 조합이 이산화규소(SiO2)와 조합될 수 있다.
다음, 레이저를 이용하여 비아홀을 가공하는 단계(S320)에서는, 글라스에 다이렉트 이미징(direct imaging) 방식에 의한 레이저(laser)를 이용하여 홀을 가공할 수 있다. 레이저빔의 초점이 글라스에 닿도록 조정하고, 레이저빔의 굵기를 가공하고자 하는 홀의 직경보다 작게하여 글라스에 조사할 수 있다. 레이저빔은 홀이 가공될 부위의 글라스를 미세하게 조금씩 제거하여 결국 가공하고자 하는 홀의 크기만큼 글라스를 제거할 수 있다.
글라스의 경우, 드릴(drill)을 이용하여 홀을 가공하면 가공시간이 많이 소요되고, 글라스에 크랙(crack)이 쉽게 발생할 수 있다. 또한, 잔존 크랙의 크기에 따라 후공정에서 열 충격으로 인한 기판 파손 등의 불량이 발생할 수 있기 때문에 드릴이 아닌 레이저를 이용하여 비아홀을 가공하는 것이 선호될 수 있다.
다음으로, 글라스 코어에 비아홀이 형성되면 홀 내벽에 전도성 고분자를 도포(S330)할 수 있다. 글라스가 가지는 재료의 특성상 무전해 동도금이 실시되지 않을 수 있기 때문에 무전해 동도금의 대체 방법으로 전도성 고분자를 도포한 후 전해 동도금을 실시할 수 있다. 글라스 코어에 형성된 비아홀 내부를 스웰링(swelling)한 후, 에칭(etching)을 통해 불순물을 없애주고 이산화망간(MnO2)의 흡착을 유도하기 위해 중화를 거쳐 산화시킬 수 있다. 이산화망간의 흡착을 위해서 컨디셔닝(conditioning)을 한 후 프로모터(promoter) 공정을 거치고, 컨덕팅(conducting) 공정에서 단량체(monomer)가 유기산 조건에서 축합반응에 의해 고리로 연결되어 중합체(polymer)로 변환됨에 의해서 전도성을 가지게 될 수 있다. 전도성 고분자는 대략 70㎚ 이상 150㎚ 이하의 두께로 도포될 수 있다.
상기의 과정을 거쳐 비아홀 내부에 전도성 고분자를 도포한 후, 전도성 고분자 상에 플래시(flash) 도금을 수행(S340)할 수 있다. 전도성 고분자 도포 후 바로 필(fill) 도금을 수행하지 않고 플래시 도금을 수행하는 이유는, 후에 필 도금 시 글라스 코어와 전도성 고분자의 높은 저항으로 인해 발생되는 딤플(dimple) 현상을 억제하기 위함이다. 즉, 플래시 도금을 통해 형성되는 플래시 도금층은 전도성 고분자에 비해 저항이 낮기 때문에 높은 저항으로 인해 발생되는 딤플을 억제할 수 있다.
플래시 도금을 통해 딤플의 발생을 억제하면 빌드-업 후 적층된 다른 절연층의 상면에 홀을 형성할 때 레이저의 난반사로 인한 홀 형성의 어려움을 방지할 수 있고, 도금 후에 발생될 수 있는 쇼트(short) 등의 공정 문제 또한 방지할 수 있다. 플래시 도금은 대략 1㎛ 이상 5㎛ 이하의 두께로 전해 도금 공정을 통해 수행될 수 있다.
전도성 고분자 도포 후 플래시 도금까지 수행하면, 포토레지스트(PR)를 도포(S350)하고 포토레지스트 패터닝(patterning)을 수행(S360)할 수 있다. 포토레지스트 패터닝은 비아 홀을 개방(open)시키는 과정으로 후에 진행되는 필(fill) 도금을 위한 공정일 수 있다. 따라서, 포토레지스트가 도포된 부분을 제외하고 필 도금이 수행될 수 있다.
포토레지스트 패터닝이 완료되면 글라스 코어에 형성된 비아홀 내부를 완전히 채우기 위한 필(fill) 도금을 수행(S370)할 수 있다. 종래에는 필 도금 시 딤플(dimple)이 발생하여 비아홀을 완전히 채우는데 문제가 발생하였으나, 본 실시예에서는 필 도금을 수행하기 전에 플래시 도금을 수행함으로써 딤플의 발생 없이 필 도금을 수행할 수 있으며, 필 도금은 전해 도금 공정을 통해 수행될 수 있다.
필 도금 후에는 포토레지스트를 제거(S380)하고, 포토레지스트가 있던 자리에 노출되어 있는 전도성 고분자층과 플래시 도금층을 에칭(S390)하여 제거할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시 예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100, 200 : 글라스 코어 기판
110, 210 : 글라스 코어
120, 220 : 글라스 코어에 형성된 비아홀
130 : 딤플(dimple)
230 : 전도성 고분자층
240 : 플래시(flash) 도금층
250 : 필(fill) 도금층
260 : 포토레지스트(PR)

Claims (8)

  1. 글라스 코어;
    상기 글라스 코어에 형성된 비아홀;
    상기 비아홀 내벽에 형성되어, 상기 글라스 코어의 양면 상으로 연장된 전도성 고분자층;
    상기 전도성 고분자층 상에 형성된 플래시 도금층; 및
    상기 플래시 도금층 상에 형성되어 상기 비아홀 내부에 충진된 필 도금층;
    을 포함하는 코어기판.
  2. 제 1항에 있어서,
    상기 전도성 고분자층은 폴리 아닐린 또는 그 유도체의 수지재로 구성되는 코어기판.
  3. 제 1항에 있어서,
    상기 플래시 도금층과 상기 필 도금층은 구리를 재질로 하는 코어기판.
  4. 제 1항에 있어서,
    상기 플래시 도금층은 1㎛ 이상 5㎛ 이하의 두께를 갖는 코어기판.
  5. 글라스 코어를 준비하는 단계;
    상기 글라스 코어에 비아홀을 형성하는 단계;
    상기 비아홀 내벽에 전도성 고분자를 도포하여 전도성 고분자층을 형성하는 단계;
    상기 전도성 고분자층 상에 플래시 도금을 수행하여 플래시 도금층을 형성하는 단계; 및
    상기 플래시 도금층 상에 형성되어 상기 비아홀 내부를 충진하는 필 도금을 수행하여 필 도금층을 형성하는 단계;
    를 포함하며,
    상기 전도성 고분자층은 상기 글라스 코어의 양면 상으로 연장되도록 형성된 코어기판의 제조방법.
  6. 제 5항에 있어서,
    상기 플래시 도금층을 형성하는 단계와 상기 필 도금층을 형성하는 단계 사이에,
    상기 글라스 코어의 상부 및 하부에 포토레지스트(PR)를 도포하는 단계;
    상기 비아홀이 개방되도록 포토레지스트를 패터닝(patterning)하는 단계; 및
    상기 필 도금층을 형성하는 단계 후에,
    상기 포토레지스트를 제거하는 단계;
    노출된 전도성 고분자층과 플래시 도금층을 에칭(etching)하는 단계;
    를 더 포함하는 코어기판의 제조방법.
  7. 제 5항에 있어서,
    상기 플래시 도금 및 상기 필 도금은 전해 도금 공정을 통해 수행되는 코어기판의 제조방법.
  8. 제 5항에 있어서,
    상기 비아홀은 다이렉트 이미징(direct imaging) 방식에 의한 레이저로 가공되는 코어기판의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024085727A1 (ko) * 2022-10-21 2024-04-25 동우 화인켐 주식회사 전자부품용 기판, 상기 전자부품용 기판의 제조방법 및 이를 포함하는 표시 장치 및 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046245A (ja) * 2001-07-30 2003-02-14 Matsushita Electric Ind Co Ltd 多層プリント配線板の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223858A (ja) * 1996-02-15 1997-08-26 Fujitsu Ltd プリント配線基板の製造方法
KR101008929B1 (ko) 2008-07-08 2011-01-17 삼성전기주식회사 인쇄회로기판 제조방법
KR101294509B1 (ko) * 2011-07-15 2013-08-07 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046245A (ja) * 2001-07-30 2003-02-14 Matsushita Electric Ind Co Ltd 多層プリント配線板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024085727A1 (ko) * 2022-10-21 2024-04-25 동우 화인켐 주식회사 전자부품용 기판, 상기 전자부품용 기판의 제조방법 및 이를 포함하는 표시 장치 및 반도체 장치

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