KR20100068747A - 인쇄회로기판 제조방법 - Google Patents

Abstract

인쇄회로기판 제조방법이 개시된다. 층간 도통을 위한 비아를 구비한 인쇄회로기판을 제조하는 방법으로서, 기판에 비아에 상응하는 관통홀을 가공하는 단계; 기판의 표면 및 관통홀의 내벽에 시드층을 형성하는 단계; 시드층 상에, 관통홀이 노출되도록 패터닝 된 도금레지스트를 형성하는 단계; 관통홀의 내부에 도금물질이 과충전 되도록 전해도금을 수행하는 단계; 관통홀에 과충전된 도금물질을 에칭하는 단계; 도금레지스트를 제거하는 단계; 및 시드층이 제거되도록 플래시 에칭을 수행하는 단계를 포함하는 인쇄회로기판 제조방법은, 최종 제품에서 비아의 과충전 구조가 발생하는 현상을 원천적으로 제거하고, 미세 회로를 구현할 수 있으며, 비아 내부의 신뢰성을 향상시킬 수 있다.

인쇄회로기판, 필도금, 과충전

Description

인쇄회로기판 제조방법{manufacturing method for printed circuit board}

본 발명은 인쇄회로기판 제조방법에 관한 것이다.

인쇄회로기판에 있어서, 층간 도통을 위해 비아가 형성된다. 이러한 비아를 형성하기 위해 절연체에 비아관통홀을 형성한 다음, 비아관통홀의 내벽만 도금층을 형성하는 방법과 함께, 비아관통홀의 내부에 도금물질이 가득 차도록 도금을 수행하는 방법이 이용된다. 이와 같이 비아관통홀의 내부에 도금물질이 가득 차도록 도금을 수행하는 공정을 필(fill)도금이라 한다. 도 1에는 PTH(plating through hole)과 BVH(blind via hole) 각각에 대해 내벽에만 도금층이 형성된 구조와 필도금이 수행된 구조가 도시되어 있다.

필도금을 수행하는 경우, 형성하고자 하는 비아의 체적이 클수록, 즉, 비아관통홀 내부의 체적이 클수록 더욱 오랜 시간이 소요된다. 도 2에는 필도금을 수행함에 있어서 시간에 따라 도금물질이 채워지는 모습과 함께, 회로패턴이 형성되는 모습이 도시되어 있다.

일반적으로 도금을 통해 회로패턴과 비아를 형성하는 경우, 이들은 하나의 공정을 통해 형성된다. 이 때문에, 전술한 바와 같이 체적이 큰 비아를 형성하는 경우에는 그에 따라 형성되는 회로패턴의 크기도 증가하게 되어 미세한 회로를 형성하는 데에 어려움이 있게 되며, 회로패턴의 두께 증가로 인해 인쇄회로기판의 전체적인 두께가 증가하게 되는 문제 또한 발생하게 된다.

본 발명은 최종 제품에서 비아의 과충전 구조가 발생하는 현상을 원천적으로 제거하고, 미세 회로를 구현할 수 있으며, 비아 내부의 신뢰성을 향상시킬 수 있는 인쇄회로기판 제조방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 층간 도통을 위한 비아를 구비한 인쇄회로기판을 제조하는 방법으로서, 기판에 비아에 상응하는 관통홀을 가공하는 단계; 기판의 표면 및 관통홀의 내벽에 시드층을 형성하는 단계; 시드층 상에, 관통홀이 노출되도록 패터닝 된 도금레지스트를 형성하는 단계; 관통홀의 내부에 도금물질이 과충전 되도록 전해도금을 수행하는 단계; 관통홀에 과충전된 도금물질을 에칭하는 단계; 도금레지스트를 제거하는 단계; 및 시드층이 제거되도록 플래시 에칭을 수행하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.

관통홀을 가공한 이후에는 1차 디스미어를 수행할 수 있으며, 도금레지스트 를 제거한 이후에는 2차 디스미어를 수행할 수도 있다.

본 발명의 바람직한 실시예에 따르면, 최종 제품에서 비아의 과충전 구조가 발생하는 현상을 원천적으로 제거하고, 미세 회로를 구현할 수 있으며, 비아 내부의 신뢰성을 향상시킬 수 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

이하, 본 발명에 따른 인쇄회로기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 3은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도이고, 도 4 내지 도 11은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면이다. 도 4 내지 도 11을 참조하면, 절연체(10), 동박(11, 12), 시드층(13), 관통홀(14), 도금레지스트(20), 도금물질(41, 42), 회로패턴(41'), 비아(42')가 도시되어 있다.

먼저, 형성하고자 하는 비아에 상응하는 관통홀(14)을 기판에 가공한다(S110, 도 5). 기판으로는, 도 4에 도시된 바와 같이 절연체(10)의 양면에 동박(11, 12)이 적층되어 있는 동박적층판(CCL, copper clad lamination)을 이용할 수 있으며, 이 밖의 다양한 절연자재를 이용할 수도 있다.

관통홀(14)을 형성하기 위하여 기계적인 드릴 또는 레이저 등을 이용할 수 있다. 레이저를 이용하는 경우, 도면에 도시되지는 않았으나, 관통홀(14)이 형성될 부위의 동박(11, 12)을 선택적으로 에칭하여 윈도우를 형성한 다음 노출된 절연체(10)에 대해 레이저를 조사하여 관통홀(14)을 형성하는 방법을 이용할 수도 있다.

이렇게 관통홀(14)을 형성하고 나서, 디스미어 공정을 수행한다. 관통홀(14)을 가공하는 과정에서 관통홀(14)의 내벽에는 스미어(smear)들이 형성될 수 있는데, 이러한 스미어를 제거하는 화학적인 공정을 디스미어라고 한다. 이러한 디스미어 공정을 통해 관통홀(14) 내벽의 스미어들을 제거함으로써, 추후 진행되는 도금 공정의 효율을 향상시킬 수 있고, 그 결과 제품의 신뢰성을 향상시킬 수 있게 된다.

그 다음으로, 기판의 표면 및 관통홀(14)의 내벽에 시드층(13)을 형성한다(S130, 도 6). 시드층(13)은 추후 진행되는 전해도금의 전극 및 기저가 되는 것으로, 무전해 화학동, 스퍼터링 등과 같은 다양한 방법을 통해 형성될 수 있다.

그리고 나서, 시드층(13) 상에, 관통홀(14)이 노출되도록 패터닝 된 도금레지스트(20)를 형성한다(S140, 도 7). 도금레지스트(20)는 시드층(13)의 일부를 차단하여 시드층(13) 상에 도금물질이 선택적으로 형성되도록 하는 기능을 수행한다. 이러한 도금레지스트(20)를 형성하기 위하여, 도면에 도시되지는 않았으나, 시드층(13) 상에 드라이필름과 같은 감광성 필름을 적층하고, 그 위에 형성하고자 하는 패턴이 맞게 패터닝 된 포토마스크를 적층한 다음, 노광 및 현상 공정을 수행하는 방법을 이용할 수 있다.

본 실시예에서는 이하에서 수행될 전해도금 공정을 통해 회로패턴과 비아가 동시에 형성되므로, 시드층(13) 상에 형성되는 도금레지스트(20)는 관통홀(14)과 회로패턴에 형성될 부분이 노출된 형태로 패터닝 된다.

그리고 나서, 관통홀(14)의 내부에 도금물질이 과충전 되도록 전해도금을 수행한다(S150, 도 8). 전술한 공정을 통해 형성된 시드층(13)을 전극 및 기저로 활용하여 전해도금을 수행하게 되면, 도금레지스트(20)에 의해 커버되지 않은 시드층(13) 상의 영역에는 도금물질이 성장하게 된다.

한편, 본 실시예에서는 관통홀(14) 내부에 도금물질이 과충전 되도록 전해도금을 수행한다. 즉, 도 8에 도시된 바와 같이, 도금레지스트(20)의 상면(또는 하면)을 도금물질이 넘어설 때까지 충분히 전해도금을 수행하는 것이다.

그리고 나서, 관통홀(14)에 과충전된 도금물질(42)을 에칭한다(S160, 도 9). 이렇게 전해도금을 통해 도금물질(42, 42)을 과충전하고 나서, 과충전된 도금물질(42, 42)을 에칭하는 경우, 도금레지시트(20)가 에칭레지스트로서의 기능을 수행 할 수 있게 된다.

한편, 이와 같이 미리 과도금을 수행한 다음 과도금된 부분을 에칭을 통해 제거함으로써, 최종 제품에서 과도금과 관련된 불량을 원천적으로 제거할 수 있게 된다. 또한, 과도금에 따른 에칭을 미리 고려하게 되므로, 회로패턴(42')을 형성하기 위한 도금레지스트(20)의 두께를 낮추어 설계할 수도 있게 되어, 미세한 회로를 구현하는 데에 유리한 효과를 기대할 수도 있게 된다.

또한, 충분한 필도금을 수행할 수 있게 되므로, 스택비아(stack via)를 구현하는 경우에, 종래의 경우와 같이 VOP(via on pad) 구조에서 PTH 구조로의 전환을 가능케 할 수 있다. 이로 인해, 해당 공정에 소요되는 시간을 줄여, 전반적인 리드타임을 줄일 수 있는 효과를 기대할 수 있게 된다.

그 다음으로, 도금레지스트(20)를 제거하고(S170, 도 10), 2차 디스미어를 수행한 다음(S180), 시드층(13)이 제거되도록 플래시 에칭을 수행함으로써(S190, 도 11), 각각의 회로패턴(42')이 전기적으로 분리되어 의도된 기능을 수행하도록 한다. 미리 과충전을 실시하는 경우, 도금레지스트(20)의 제거가 원활히 수행되지 않는 경우가 발생할 수 있다. 이러한 문제가 발생하는 경우, 본 실시예의 경우와 같이 별도의 디스미어를 추가로 실시함으로써, 도금레지스트(20)를 효율적으로 제거할 수 있게 된다.

이상에서 설명한 실시예에 따르면, 최종 제품에서 비아의 과충전 구조가 발생하는 현상을 원천적으로 제거하고, 미세 회로를 구현할 수 있으며, 비아 내부의 신뢰성을 향상시킬 수 있게 된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.

도 1은 비아의 종류를 나타내는 도면.

도 2는 도금 진행시간에 따른 비아 및 회로패턴의 형성과정을 나타내는 사진.

도 3은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도.

도 4 내지 도 11은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면.

<도면의 주요부분에 대한 부호의 설명>

10: 절연체

11, 12: 동박

13: 시드층

14: 관통홀

20: 도금레지스트

41, 42: 도금물질

41': 회로패턴

42': 비아

Claims (2)

1. 층간 도통을 위한 비아를 구비한 인쇄회로기판을 제조하는 방법으로서,

   기판에 상기 비아에 상응하는 관통홀을 가공하는 단계;

   상기 기판의 표면 및 상기 관통홀의 내벽에 시드층을 형성하는 단계;

   상기 시드층 상에, 상기 관통홀이 노출되도록 패터닝 된 도금레지스트를 형성하는 단계;

   상기 관통홀의 내부에 도금물질이 과충전 되도록 전해도금을 수행하는 단계;

   상기 관통홀에 과충전된 도금물질을 에칭하는 단계;

   상기 도금레지스트를 제거하는 단계; 및

   상기 시드층이 제거되도록 플래시 에칭을 수행하는 단계를 포함하는 인쇄회로기판 제조방법.
2. 제1항에 있어서,

   상기 관통홀을 가공하는 단계 이후에 1차 디스미어를 수행하고,

   상기 도금레지스트를 제거하는 단계 이후에 2차 디스미어를 수행하는 것을 특징으로 하는 인쇄회로기판 제조방법.

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