KR102137716B1 - 전자 부품의 제조 방법 - Google Patents

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KR102137716B1
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다이스케 히로니와
다카시 쿠리모토
마사히사 우에다
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가부시키가이샤 아루박
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Abstract

본 발명의 한 형태로 전자 부품의 제조 방법은, 기판 상에 제1금속층을 형성하고, 상기 제1금속층 상에 제2의 금속층을 형성하고, 상기 제2금속층 상에 유기 수지층으로 이루어지는 마스크를 형성하며, 상기 제2금속층을 상기 마스크를 통해 불소를 포함한 반응 가스를 이용하여 플라즈마 에칭 하고, 상기 유기 수지층과 상기 제2금속층과의 적층막에 오목부를 형성하며, 상기 오목부의 내부표면을 산소 애싱 처리하고, 상기 산소 애싱 처리 후, 전해 도금 처리에 의해 상기 오목부 내에 제3금속층을 형성한다.

Description

전자 부품의 제조 방법
본 발명은, 전해 도금 처리를 이용한 금속층을 가지는 전자 부품의 제조 방법에 관한 것이다.
최근, 배선 기판 대신에 재배선층을 형성하는 FO(Fan-Out)라고 하는 패키지(전자 부품)의 제조가 제안되고 있다. FO의 제조에서는 반도체 칩을 봉지수지에서 봉지한 후, 반도체 칩의 회로 형성면을 노출시키고, 이 회로 형성면에 재배선층을 형성하여(재배선 형성 공정) 재배선 영역을 넓게 확보하고 있다.
재배선층은 층간 절연막을 개입시켜 배선층이 적층되어 구성되고, 다른 배선층은 층간 절연막에 설치된 구리 비아에 의해 전기적으로 접속된다. 예를 들면, 구리 비아 또는 구리 배선은, 금속층 상에, 비아 구멍 또는 트렌치를 가지는 포토레지스트(photoresist) 패턴을 형성해, 전해 도금 처리에 의해 비아 구멍 내 또는 트렌치에 구리를 채움으로써 형성된다(예를 들면 특허 문헌 1, 특허 문헌 2 참조). 비아 구멍 또는 트렌치를 가지는 포토레지스트 패턴은, 포토리소그래피 법을 이용해 포토레지스트를 노광, 현상하여 포토레지스트에 비아 구멍 또는 트렌치를 마련함으로써 형성된다.
지금까지 현상액을 이용한 Ÿ‡(wet) 프로세스에 의해 포토레지스트에 비아 구멍을 형성하고 있었으나, 드라이 프로세스에서 비아 구멍 형성이 요구(要望)된다. 예를 들면, 구리 비아의 형성 공정에 대해서는, 반도체 기판 상에 구리층, 티탄층, 유기 수지층으로 이루어지는 마스크를 순차적으로 형성한 후, 마스크를 개재시키고 불소를 포함한 반응 가스를 이용하여 티탄층을 플라즈마 에칭 하고, 티탄층 및 유기 수지층의 적층막을 관통하는 비아 구멍을 형성한다. 그 후, 전해 도금 처리를 실시함으로써 비아 구멍 내에 구리를 채워서 구리 비아를 형성한다.
불소를 포함하는 반응 가스를 이용하여 플라즈마 에칭에 의해 비아 구멍을 형성하면, 유기 수지층(마스크)의 표면은 불소화 되어 표면에 불화물이 형성된다. 유기 수지층의 표면이 불소화 되면 유기 수지층의 표면이 소수성을 나타내어 이후의 전해 도금 처리시에 전해(電解) 도금액이 비아 구멍에 채워지기 어렵고, 소망한 형상의 구리 비아를 얻는 것이 어려우며, 배선 불량이 생길 우려가 있다.
[특허 문헌 1] 일본 특허공개 2013－47786호 공보 [특허 문헌 2] 일본 특허공개 2014－220485호 공보
이상과 같은 사정에 비추어, 본 발명의 목적은 전해 도금 처리 공정에서 유기 수지층에 설치된 구멍으로 전해 도금액이 채워지는 것이 양호한 전자 부품의 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 1 형태로 전자 부품의 제조 방법은, 제1금속층을 형성하고, 제2금속층을 형성하고, 마스크를 형성하고, 에칭 하고, 산소 애싱(ashing) 처리하여 제3금속층을 형성하는 것을 포함한다.
상기 제1금속층의 형성 공정은, 기판 상에 제1금속층을 형성한다.
상기 제2금속층의 형성 공정은, 상기 제1금속층 상에 제2금속층을 형성한다.
상기 마스크의 형성 공정은, 상기 제2금속층 상에 유기 수지층으로 이루어지는 마스크를 형성한다.
상기 에칭 공정은, 상기 제2금속층을 상기 마스크를 통해 불소를 포함하는 반응 가스를 이용하여 플라즈마 에칭 하고, 상기 유기 수지층과 상기 제2금속층의 적층막에 오목부(凹部)를 형성한다.
상기 산소 애싱 공정은, 상기 오목부의 내부 표면을 산소 애싱 처리한다.
상기 제3금속층의 형성 공정은, 상기 산소 애싱 처리 후, 전해 도금 처리에 의해 상기 오목부 내에 제3금속층을 형성한다.
본 발명의 이러한 구성에 의하면, 불소를 포함하는 가스를 이용한 에칭에 의해 표면이 소수성으로 된 유기 수지층은 산소 애싱에 의해 표면이 친수화 처리된다. 따라서, 오목부의 내부의 유기 수지층 표면이 친수화 처리되어 있으므로, 제3금속층 형성 시 전해 도금액이 오목부에 채워지기 쉬워지고, 소망한 형상의 제3금속층을 형성할 수 있다. 이것에 의해, 배선 불량이 없는 전자 부품을 제조할 수 있다.
상기 제4금속층은 티탄을 포함하고 있어도 좋다.
상기 에칭 공정은 산소, 질소 및 사불화탄소의 혼합가스를 반응 가스로서 이용하여 수행되어도 좋다.
상기 산소 애싱 처리 공정은 산소 라디칼을 메인(主)으로 하는 산소 플라즈마를 이용하여 수행되어도 좋다.
이러한 구성에 의하면, 산소 애싱에 의한 유기 수지층의 표면 친수화 효과를 장기간에 걸쳐 유지할 수 있으며, 안정하고 배선 불량이 없는 전자 부품을 얻을 수 있다.
이상 기술한 바와 같이, 본 발명에 의하면 유기 수지층을 친수화 처리함으로써, 구멍으로 전해 도금액을 채우는 것이 양호해지고, 배선 불량이 없는 전자 부품을 제공할 수 있다.
[도 1] 본 발명의 일 실시 형태의 전자 부품의 제조 공정(그 1)을 나타내는 개략 부분 단면도이다.
[도 2] 도 1에 나타내는 제조 공정에 잇따르는 전자 부품의 제조 공정(그 2)을 나타내는 개략 부분 단면도이다.
[도 3] 상기 전자 부품의 제조 플로우도이다.
[도 4]상기 전자 부품의 에칭 및 애싱을 수행하는 제조 장치의 개략 구성도이다.
[도 5] 상기 제조 장치의 챔버의 개략 단면도이다.
[도 6] 상기 전자 부품의 전해 도금 처리 공정에서의 모습을 나타내는 모식 부분 단면도이다.
[도 7] 산소 애싱 처리를 하고 있지 않는 전자 부품의 전해 도금 처리 공정에 있어서의 모습을 나타내는 모식 부분 단면도이다.
[도 8] 에칭 처리 전, 에칭 처리 후, 고주파 바이어스 무인가(無印加)에서의 산소 애싱 처리 후, 고주파 바이어스 인가에서의 산소 애싱 처리 후 각각에 있어서, 전자 부품의 유기 수지층의 표면의 XPS 분석 결과를 나타내는 그림이다.
[도 9] 산소 애싱 처리에서의 고주파 바이어스의 파워의 크기와 애싱 레이트와의 관계를 나타내는 그림이다.
[도 10] 산소 애싱 처리시의 고주파 바이어스의 파워의 크기와 유기 수지층의 표면에 전해 도금액이 부착했을 때의 접촉각의 경시 변화와의 관계를 나타내는 그림이다.
[도 11] 산소 애싱 처리시의 기판 스테이지 온도와 유기 수지층의 표면에 전해 도금액이 부착했을 때의 접촉각의 경시 변화와의 관계를 나타내는 그림이다.
이하, 도면을 참조하면서 본 발명의 실시형태를 설명한다. 이하, 웨이퍼 상에 복수의 칩(chip)화한 반도체소자를 재배치하고, 이들 반도체소자를 몰드 수지로 덮고, 상기 몰드 수지 상에 반도체끼리 전기적으로 접속하는 재배선층을 형성하여 이루어지는 전자 부품의 재배선층 공정의 일부의 공정을 예를 들어 설명하지만, 이것으로 한정되지 않는다.
이하, 웨이퍼 상에 반도체소자가 배치되고, 이들을 몰드 수지가 덮고 있는 상태의 것을 반도체 기판으로 칭하여 설명한다.
본 실시 형태에서의 전자 부품은, 그 제조 공정에 있어 에칭 처리 공정 및 산소 애싱 처리 공정이 있고, 이러한 처리 공정을 하는 제조 장치에 대해 이하에서 설명한다.
［제조 장치의 구성］
도 4는 제조 장치의 개략 구성도, 도 5는 제조 장치의 챔버의 개략 단면도이다. 본 실시 형태에서의 제조 장치는 에칭 처리 및 애싱 처리가 가능하게 구성된다.
도 4에 나타낸 바와 같이, 제조 장치(10)는 챔버(처리실)(11), 플라즈마실(13), 수송관(12), 마그네트론(15), μ파 전원(16), 가스 도입관(17), 매스 플로우 컨트롤러(18a) ~ (18c), 가스 공급원(19a) ~ (19c), 진공 예비실(22), 제어장치(26), 배기관(24) 및 압력 컨트롤러(25)를 구비한다.
챔버(11)는, 피처리 대상물인 웨이퍼 등의 반도체 기판(W)을 수용한다. 반도체 기판(W)은 챔버(11) 내에서 에칭 처리 및 애싱 처리가 이루어진다. 챔버(11) 내에는 기판(W)이 재치되는 기판 스테이지(20)가 배치된다. 챔버(11)에는 게이트(21)를 통해 예비실(22)이 접속되어 있다.
챔버(11)의 저부에는 배기구(23)가 형성되어 있다. 그 배기구(23)는 배기관(24)을 통해 도시되어 있지 않은 배기용 펌프에 접속되고, 이 배기용 펌프에 의해서 챔버(11)내가 감압 된다. 배기관(24)에는 압력 컨트롤러(25)가 배설되고, 그 압력 컨트롤러(25)에 의해 챔버(11)내의 압력이 조정된다.
챔버(11)의 상부는 수송관(12)을 통해 플라즈마실(13)에 접속되어 있다. 플라즈마실(13)은 마이크로파 도파관(14)을 통해 마그네트론(15)에 접속되어 있다. 플라즈마실(13)과 마이크로파 도파관(14)이란, 석영 등으로 이루어지는 마이크로파 투과창(13a)에 의해 구획되어 있다. 마그네트론(15)에는 마이크로파 도파원(16)이 접속되고, 마그네트론(15)에서 발생한 마이크로파(μ파)는 마이크로파 도파관(14)을 통해 플라즈마실(13) 내로 유도된다.
플라즈마실(13)은, 가스 도입관(17)을 통해 복수(본 실시 형태에서는 3개)의 매스 플로우 컨트롤러(18a) ~ (18c)에 접속되고, 각 매스 플로우 컨트롤러 (18a) ~ (18c)는 각각 가스 공급원에 접속되어 있다. 본 실시 형태에서는, 가스 공급원(19a)은 산소(O2)를 축적하고, 가스 공급원(19b)는 질소(N2)를 축적하며, 가스 공급원(19c)는 사불화탄소(CF4)를 축적한다. 각 가스 공급원(19a) ~ (19c)에 축적된 가스의 유량은 매스 플로우 컨트롤러 (18a) ~ (18c)에 의해 조정되고, 소정 유량의 산소, 질소 및 사불화탄소를 혼합한 반응 가스는 가스 도입관(17)을 통해 플라즈마실(13) 내에 도입된다.
상기 마이크로파 및 반응 가스에 의해 플라즈마실(13) 내에 플라즈마가 발생하고, 그 플라즈마 중의 활성종으로서의 라디칼이 수송관(12)를 통해 챔버(11) 내로 유도된다.
상기 마이크로파 전원(16), 각 매스 플로우 컨트롤러 (18a) ~ (18c), 압력 컨트롤러(25)는 제어장치(26)에 접속되어 있다. 제어장치(26)는 도시되어 있지 않은 기억장치를 가지고, 그 기억장치에는 각종의 기판을 처리하기 위한 조건의 정보가 기억되어 있다. 챔버(11) 내로 반입되는 기판(W)에 따른 처리 조건 정보를 기초로, 제어장치(26)는 마이크로파 전원(16), 각 매스 플로우 컨트롤러 (18a) ~ (18c), 압력 컨트롤러(25)를 제어한다.
다음으로, 챔버(11)의 구성에 대해 도 5를 이용하여 설명한다.
챔버(11)의 상부에 연결된 수송관(12)의 하단에는 원반 형상으로 형성되는 동시에 많은 관통공을 가지는 샤워판(확산판)(31)이 반도체 기판(W)의 재치되는 기판 스테이지(20)의 재치면과 대향하여 배치되어 있다. 샤워판(31)은 챔버(11)의 상부에 고정되는 동시에, 샤워판에 지주가 있어, 상부 내면(11a)으로 부터 소정 거리로만 이간하여 배치되어 있다. 챔버(11)의 상부 내면(11a)과 샤워판(31)과의 거리는 상기 수송관(12)을 통해 챔버(11) 내로 도입되는 산소 라디칼이 샤워판(31)에 형성된 관통공을 통과하는 동시에, 샤워판(31)과 챔버(11)의 상부와의 사이를 통과하여 주변을 향해 유도되도록 설정되어 있다.
챔버(11)의 상부 내면(11a)에는, 원통 형상으로 형성된 확산 방지벽(33)의 상단이 취착(取着)되고, 상기 확산 방지벽(33)에 의해 샤워판(31)이 둘러싸여 있다. 확산 방지벽(33)의 내경은 기판 스테이지(20) 상에 재치되는 기판(W)의 외경보다도 약간 크게 설정되어 있다.
기판 스테이지(20)의 주변 상부는 기판 가이드(36)에 의해 덮여 있다. 기판 스테이지(20) 내에는 상하 방향으로 이동 가능하게 지지된 리프트 핀(37)의 선단이 배설되어 있고, 그 리프트 핀(37)을 상하이동 시킴으로써, 리프트 핀(37)과 도시되어 있지 않은 반송 장치 사이의 반도체 기판(W)을 기판 스테이지(20) 상에 재치되도록 하고 있다.
기판 스테이지(20)와 챔버(11) 하부와의 사이에는 절연판(38)이 개재되어 있다. 또한, 기판 스테이지(20)에는 배관(39)이 접속되고, 그 배관(39)을 통해 기판 스테이지(20) 내부에 형성된 도시되어 있지 않은 수로에 냉각수가 공급되어 기판 스테이지(20)의 온도 조절을 수행하고 있다. 그 위에 또한, 기판 스테이지(20)에는 콘덴서(C)를 통해 고주파 전원(40)이 접속되어 있고, 그 고주파 전원(40)으로부터 기판 스테이지(20)에 고주파 바이어스(RF 바이어스)가 공급되고 있다.
한편, 상기 챔버(11)은 접지되어 있어 고주파 전원(40)으로부터 기판 스테이지(20)에 대해 공급되는 고주파 바이어스에 대해 전기적인 대향 전극이 된다. 그리고, 이 챔버(11)에는, 샤워판(31)의 제1층이 부착 부재(32)를 통해 전기적으로 접속되는 동시에, 확산 방지벽(33)이 전기적으로 접속되어 있다.
［전자 부품의 제조 방법］
다음으로, 상기의 제조 장치를 이용한 전자 부품의 제조 방법에 대해 설명한다.
본 실시 형태에서는, 봉지 수지로 덮힌 반도체 칩의 회로 형성면 상에 재배선층이 형성되어 이루어지는 전자 부품의 재배선층을 형성하는 공정의 일부 공정인 구리 비아 형성 공정을 예로 들어 설명한다.
이하, 도 1 ~ 5를 이용하여 설명한다. 도 1 및 도 2는 전자 부품의 제조 공정을 나타내는 개략 부분 단면도이다. 도 3은 전자 부품의 제조 플로우도이다.
우선, 도 1(a)에 나타낸 바와 같이, 봉지 수지로 봉지된 반도체 칩(이하, 반도체 기판으로 칭한다.) (1)의 회로 형성면 상에, 예를 들면 스퍼터 성막법에 의해 두께 100 nm의 제1금속층으로서의 구리층(2), 두께 50 nm의 제2의 금속층으로서의 티탄층(3)이 순차적으로 적층되고, 나아가 티탄층(3) 상에 두께 6μm의 유기 수지층(4)이 형성된다. 유기 수지층(4)에는, 폴리 이미드(PI)나 폴리 벤조옥사졸(PBO) 등의 내열성의 유기 수지를 이용할 수 있고, 본 실시 형태에서는 PBO를 이용했다.
티탄층(3)은, 구리층(2)과 유기 수지층(4)의 사이에 배치되어 양자의 접착성을 향상시키기 위한 접착층으로서 기능한다. 한편, 구리층(2)과 유기 수지층(4)의 사이에 형성되는 제2금속층은 티탄으로 한정되지 않고, 티탄의 합금 등을 이용할 수 있으며, 이러한 재료는 불소를 포함하는 반응 가스를 이용한 플라즈마 에칭에 의해 에칭 가능한 재료이다. 또한, 후공정의 전해 도금 처리시에 음극으로서 기능하는 제1금속층은 구리로 한정되지 않고, 은 등을 이용할 수 있다.
다음으로, 도 1(b)에 나타낸 바와 같이, 후공정으로 구리 비아가 형성되는 영역에 대응하는 부분의 유기 수지층(4)이 레이저에 의해 제거되고(S101), 비아 구멍의 일부가 되는 제1오목부(41)를 가지는 유기 수지층으로 이루어지는 마스크(42)가 형성된다. 제1오목부(41)는 유기 수지층을 관통하지 않고, 마스크(42)의 구리 비아가 형성되는 영역에서는 마스크(42)의 하층에 있는 티탄층(3)이 노출되지 않도록 두께 500 nm의 유기 수지층이 남아 있다.
이와 같이, 마스크(42)는 구리 비아가 형성되는 영역만이 다른 영역과 비교해 두께가 얇아지도록 일부의 유기 수지층이 레이저로 제거되어 형성된다. 이것에 의해, 후의 에칭 공정에서 구리 비아가 형성되는 영역만으로 구리층(2)이 노출되고, 그 이외의 영역에서는 유기 수지층이 남도록 제어할 수 있다. 또한, 마스크(42)의 구리 비아가 형성되는 영역에서, 티탄층(3)이 노출되지 않도록 유기 수지층을 일부 남긴 것은 티탄층(3)의 두께가 얇기 때문에 레이저 처리로 티탄층(3)의 하층에 있는 구리층(2)이 레이저에 의해 손상을 받지 않게 하기 위함이다.
다음으로, 상기 제조 장치의 챔버(11) 내에 반도체 기판(1)이 반입되어 반도체 기판(1)은 유기 수지층(42)이 형성되는 면(처리면)을 위로 하여, 기판 스테이지(20) 상에 재치된다. 다음으로, 챔버(11) 내부가 감압되어 기판 스테이지(20)에 고주파 바이어스(RF 바이어스)가 인가된다. 한편, 플라즈마실(13)에는 각 가스 공급원(19a) ~ (19c)으로부터 산소(O2), 질소(N2), 사불화탄소(CF4)의 가스가, 한층 더, 마그네트론(15)에서 발생한 마이크로파가 마이크로파 도파관(14)을 통해 공급된다. 플라즈마실(13)에서는, 마이크로파 및 O2/N2/CF4의 혼합가스(반응 가스)에 의해 플라즈마가 발생하고, 그 플라즈마 중의 활성종으로서의 산소 라디칼이나 CF 라디칼이 수송관(12)을 통해 챔버(11) 내로 유도된다.
산소 라디칼 및 CF 라디칼이 챔버(11) 내로 유도됨에 따라, 도 1(c)에 나타낸 바와 같이, 마스크(42)를 통해 마스크(42)의 제1오목부(41)에 대응하는 유기 수지층이 산소 라디칼에 의해 애싱 되어 제거되고, 한층 더, 티탄층(3)이 CF 라디칼에 의해 에칭 되어 제거된다(S102). 이것에 의해, 마스크(42)를 구성하는 유기 수지층과 티탄층(3)의 적층막에 이 적층막의 두께 방향으로 관통하는 제2오목부로서의 비아 구멍(5)이 형성된다.
에칭 처리 공정에서, 마스크(42)의 제1오목부(41)에 대응하는 영역의 유기 수지층이 제거되어 비아 구멍(5)의 일부를 구성하는 관통공이 형성된 마스크(43)가 형성된다. 또한, 비아 구멍(5)의 다른 부분을 구성하는 관통공이 형성된 티탄층(3a)이 형성된다.
한편, 마스크(42)의 제1오목부(41)가 형성되어 있지 않은 영역의 유기 수지층도 이 에칭 처리에 의해 제거되지만, 이 혼합가스에 의한 에칭 처리에서의 에칭량을 예측하여, 유기 수지층(4)의 막 두께는 적절히 설정된다.
O2/N2/CF4의 혼합가스에 의한 에칭 처리(S102)는, 기판 스테이지(20)의 온도를 25℃, O2, N2, CF4 각각의 유량을 100 sccm, 100 sccm, 300 sccm, 챔버(11) 내를 35 Pa, 마이크로파의 전력을 1500 W, RF 바이어스를 300 W, 처리 시간 30초로 하였다.
기판 스테이지(20)의 온도는, 반도체 기판(1)에 형성되어 있는 칩의 품질 유지(保持)를 위해 150℃ 이하로 처리하는 것이 바람직하고, 15 ~ 150℃의 온도로 처리하는 것이 더욱 바람직하다. 처리 온도가 150℃ 보다 높으면 전자 칩의 열화, 유기 수지 막의 변질로 연결된다.
또한, 혼합가스 중의 CF4의 비율을 높게 함으로써, 티탄층(3)의 에칭 레이트를 높게 할 수 있다. 또한, 혼합가스 내에 N2를 포함하게 함으로써, O2의 라디칼의 수명을 길게 할 수 있다.
마스크(43)를 구성하는 유기 수지층의 표면에는 에칭 처리시의 혼합가스에 포함되는 불소를 포함하는 가스인 CF4에 의해, 불화물(71)이 형성된다. 이 불화물에 의해, 마스크(43)를 구성하는 유기 수지층의 표면은 소수성을 나타낸다.
다음으로, 동일 챔버(11) 내에 반도체 기판(1)이 재치된 상태로, 기판 스테이지(20)로의 고주파 바이어스(RF 바이어스)의 인가가 정지된다. 한편, 플라즈마실(13)에는, 가스 공급원(19a)으로부터 산소(O2)가, 한층 더, 마이크로파 도파관(14)을 통해 마그네트론(15)에서 발생한 마이크로파가, 공급된다. 플라즈마실(13)에서는, 마이크로파 및 O2에 의해 산소 플라즈마가 발생하고, 그 산소 플라즈마 중의 활성종으로서의 산소 라디칼이 수송관(12)을 통해 챔버(11)내로 유도된다.
산소 라디칼이 챔버(11) 내로 유도됨에 따라, 도 1(d)에 나타낸 바와 같이, 유기 수지층의 표면이 산소 애싱 처리되어 표면에 형성된 불화물(71)이 제거된다(S103). 이 산소 애싱 처리에 의해, 비아 구멍(5)의 내부의 표면을 포함하는, 마스크(43)을 구성하는 유기 수지층의 표면은 친수화 하여 친수성을 나타낸다.
산소 애싱 처리는 기판 스테이지(20)의 온도를 25℃로 하고, O2의 유량을 1600 sccm, 챔버(11) 내 압력을 70 Pa, 마이크로파의 전력을 500 W, 처리 시간 3초의 처리 조건으로 하였다.　기판 스테이지(20)의 온도는 반도체 기판(1)에 형성되어 있는 칩의 품질 유지(保持)를 위해 150℃ 이하로 처리하는 것이 바람직하고, 15 ~ 150℃의 온도로 처리하는 것이 바람직하다.
다음으로, 반도체 기판(1)은 상기 제조 장치의 챔버(11)로부터 반출된 후, 전해 도금용의 장치에 반입되고, 반도체 기판(1)에 대해 전해 도금 처리를 이용한 구리 비아의 형성이 상기 장치에서 수행된다(S104). 즉, 반도체 기판(1)과 구리줄이 전해 도금액 중에 침적된 후, 반도체 기판(1)에 형성되어 있는 구리층(2)이 음극이 되고, 또한, 구리줄이 양극이 되도록 외부 전원으로부터 직류 전류가 공급된다. 이것에 의해, 도 1(e)에 나타낸 바와 같이, 구리줄로부터 용출된 구리이온이 구리층(2) 상에서 환원됨에 따라 비아 구멍(5) 내에 구리가 형성되고, 구리 비아의 일부가 되는 제3금속층으로서의 비아용 구리층(6)이 형성된다.
전해 도금 처리 공정에서, 산소 애싱 처리에 의해 유기 수지층(43)의 표면은 개질 처리되어 친수성을 나타내고 있으므로, 전해 도금액이 비아 구멍(5) 내로 채워지는 것이 양호해졌다.
여기서, 산소 애싱 처리에 의한 친수성화의 효과에 관해 설명한다.
레이저 처리(S101)가 이루어지고 O2/N2/CF4의 혼합가스에 의한 에칭 처리(S102)가 이루어지기 전의 반도체 기판(1) 상의 마스크(42)의 유기 수지층의 표면에 전해 도금액이 부착되었을 때의 접촉각은 82.5° 였다.
O2/N2/CF4의 혼합가스에 의한 에칭 처리(S102)가 이루어지고 산소 애싱 처리(S103)가 이루어지기 전의 반도체 기판(1)의 마스크(43)의 유기 수지층의 표면에 전해 도금액이 부착되었을 때의 접촉각은 100° 정도였다.
O2/N2/CF4의 혼합가스에 의한 에칭 처리(S102)가 이루어지고 산소 애싱 처리(S103)를 한 후의 반도체 기판(1)의 마스크(43)의 유기 수지층의 표면에 전해 도금액이 부착되었을 때의 접촉각은 5° 정도였다.
이와 같이, 산소 애싱 처리가 이루어짐으로써, O2/N2/CF4의 혼합가스에 의한 에칭 처리로 표면에 불화물이 형성되어 소수성을 나타내고 있던 유기 수지층의 표면은 친수화 처리되어 친수성을 나타내는 것이 확인되었다.
도 6은, 산소 애싱 처리를 한 반도체 기판(1)을 전해 도금액에 침지 했을 때의 비아 구멍(5)으로 전해 도금액(61)이 채워진 모습을 모식적으로 나타내는 그림이다. 도 7은, 산소 애싱 처리가 이루어지지 않은 반도체 기판(1)을 전해 도금액(61)에 침지 했을 때의 모습을 모식적으로 나타내는 그림이다.
산소 애싱 처리가 이루어지지 않은 반도체 기판(1)에서는, 마스크(43)의 표면이 소수성을 나타내고 있기 때문에 도 7(a) 및(b)에 나타낸 바와 같이, 전해 도금액에 기판(1)을 침지 했을 때, 마스크(43)의 유기 수지층의 표면에서 전해 도금액(61)이 튕겨지고, 비아 구멍(5) 내에 전해 도금액(61)이 잘 채워지지 않는 경우나, 비아 구멍(5) 내에 전해 도금액(61)이 채워졌다 해도, 비아 구멍(5) 내의 구석구석까지 전해 도금액(61)이 골고루 미치지 않고, 공극이 생기는 경우가 있다. 이러한 상태로 전해 도금 처리를 수행하면, 소망한 형상의 비아용 구리층을 얻지 못하고, 경우에 따라서는 비아용 구리층이 형성되지 않으며, 배선 불량이 되는 전자 부품이 되어 버린다.
이것에 대하여, 도 6에 나타낸 바와 같이, 산소 애싱 처리를 해 표면이 개질되어 친수성을 나타내는 마스크(43)을 갖추는 반도체 기판(1)에서는 마스크(43)의 유기 수지층의 표면에서 전해 도금액(61)이 튕겨지지 않고, 비아 구멍(5) 내에서 공극이 생기지 않고 비아 구멍(5) 내에 전해 도금액(61)이 양호하게 채워져, 구리의 채움성이 높다. 따라서, 소망한 형상의 비아용 구리층을 얻을 수 있고, 배선 불량이 없는 전자 부품을 얻을 수 있다.
다음으로, 전해 도금 처리를 한 반도체 기판(1)은, 전해 도금용의 장치로부터 반출되어 마스크(43)가 기지(旣知)의 웨트 에칭이나 드라이 에칭에 의해 제거된다(S105).
다음으로, 반도체 기판(1)은 에칭 장치에 반입되고, 티탄층(3a)과 구리층(2) 중 비아용 구리층(6)이 형성되어 있는 영역 이외의 구리층(2)은 에칭에 의해 순차적으로 제거된다. 구체적으로는, 산소, 질소, 불소계의 가스의 혼합가스로 플라즈마 에칭 처리함으로써 티탄층(3)이 제거된다(S106). 그 후, 구리층(2)을 공지의 웨트 에칭으로, 비아용 구리층(6)이 형성되는 영역 이외의 구리층(2)이 제거된다(S107). 이것에 의해, 도 2(a)에 나타낸 바와 같이, 비아용 구리층(6)이 형성되어 있는 영역에 남은 구리층(2a)과 비아용 구리층(6)과의 적층으로 이루어지는 구리 비아(8)가 형성된다. 티탄층(3)의 에칭 공정 시, 산소 및 불소가 포함되는 반응 가스가 이용되기 때문에, 구리 비아(8)의 표면에는 산화물 및 불화물(72)이 형성된다.
상기 티탄층(3)의 에칭 공정은, 기판 스테이지의 온도를 25℃, O2, N2, CF4 각각의 유량을 100 sccm, 100 sccm, 300 sccm, 챔버(11) 내를 35 Pa, 마이크로파의 전력을 1500 W, RF 바이어스를 300 W, 처리 시간 30초의 처리 조건으로 하였다.
다음으로, 구리 비아(8)가 형성되어 있는 반도체 기판(1)에 대해, 질소 플라즈마 처리를 하였다(S107). 이것에 의해, 구리 비아(8)의 표면에 형성되어 있던 산화물 및 불화물(72)은 제거된다. 질소 플라즈마 처리는 기판 스테이지의 온도를 50℃, N2의 유량을 1000 sccm, 챔버(11)내를 100 Pa, 마이크로파의 전력을 0 W, RF 바이어스를 300 W, 처리 시간 30초로 하였다.
여기서 반도체 기판(1)에 대해, 질소 플라즈마 처리(S107)가 이루어지지 않은 경우, 구리 비아(8)의 표면으로부터 깊이 6 nm 까지의 영역에 구리 외에 산소와 불소가 존재하고 있었다. 이것에 비해, 질소 플라즈마 처리가 이루어지면, 구리 비아(8)의 표면에서 깊이 3 nm 이상 깊어지면 구리만이 존재하고, 구리 비아(8)의 표면에서 깊이 3 nm 까지의 영역에 존재하는 산소와 불소도 질소 플라즈마 처리가 이루어지지 않은 기판과 비교하면 큰 폭으로 감소하고 있었다.
이와 같이, 질소 플라즈마 처리를 한 반도체 기판(1)은, 구리의 산화가 억제되어 구리 비아(8)의 표면에 비저항의 높은 산화구리가 발생하는 것이 억제되므로, 전자 부품의 전기 특성을 양호하게 할 수 있다.
이상에 의해, 구리 비아(8)가 형성된다.
이상과 같이, 불소를 포함하는 가스를 이용한 에칭 처리 후에, 산소 애싱 처리를 수행함으로써, 반도체 기판(1)에 형성되어 있는 유기 수지층의 표면을 친수화 처리할 수 있다. 이것에 의해, 후공정의 전해 도금 처리에 의한 비아용 구리층 형성 시, 비아 구멍내로 전해 도금액을 채우는 것을 양호하게 할 수 있다. 따라서, 비아 구멍 내에 공극이 없도록 전해 도금액이 채워지므로, 구리층으로 이루어지는 비아를 소망한 형상으로 형성할 수 있고, 배선 불량이 없는 전자 부품을 얻을 수 있다.
또한, 구리 비아(8)가 형성된 반도체 기판(1)에 질소 플라즈마 처리를 하는 것으로, 구리 비아 표면의 산화를 억제할 수 있다.
상기 실시형태에서는, RF 바이어스의 인가를 정지한 상태로 산소 애싱 처리를 수행하여 유기 수지층의 친수화 처리를 수행하고 있지만, RF 바이어스를 인가한 상태로 산소 애싱 처리를 수행하여도 마찬가지로 유기 수지층 표면의 친수화의 효과를 얻을 수 있다.
다음으로, 상기 산소 애싱 처리에 의한 유기 수지층 표면의 변화에 대해 설명한다.
도 8은, 유기 수지층 표면의 XPS(X－Ray　Photoelectron　Spectroscopy) 분석 결과이다.
도 8(a)는, 상술한 제조 방법에 따라서 레이저 처리(S101)까지 수행한 후의 반도체 기판 상의 유기 수지층(마스크(42))의 표면의 XPS 분석 결과이다.
도 8(b)은, 상술한 제조 방법에 따라서 O2/N2/CF4의 혼합가스에 의한 에칭 처리(S102)까지 수행한 후의 반도체 기판 상의 유기 수지층(마스크(43))의 표면의 XPS 분석 결과이다.
도 8(c)는, 상술한 제조 방법에 따라서 산소 애싱 처리(S103)까지 수행한 후의 반도체 기판 상의 유기 수지층(마스크(43))의 표면의 XPS 분석 결과이며, 산소 애싱 처리는 RF 바이어스를 걸지 않는 처리 조건으로 수행하였다.
도 8(d)는, 상술한 제조 방법에 거의 따라서 산소 애싱 처리(S103)까지 수행한 후의 반도체 기판 상의 유기 수지층(마스크(43))의 표면의 XPS 분석 결과이며, 산소 애싱 처리는 RF 바이어스를 건 처리 조건으로 하고 있는 점만이 상술한 제조 방법과는 다르다.
도 8의 각 도에서, 실선은 유기 수지층 표면의 XPS 분석 결과이며, 파선이나 긴 점선은, 실선에 나타나는 유기 수지층 표면의 파형을 화학 결합 상태마다 파형 분리한 것이다.
도 8(a) 및 (b)에 나타낸 바와 같이, O2/N2/CF4의 혼합가스를 이용한 에칭 처리에 의해, 유기 수지층 표면에는 불화물이나 산화물이 형성되지만, 도 8(c) 및 (d)에 나타낸 바와 같이, 산소 애싱 처리를 하면, 유기 수지층 표면에 형성되어 있던 불화물이 제거되는 것이 확인되었다. 또한, 도 8(c) 및 (d)에 의해, 산소 애싱 처리 시에 RF 바이어스를 걸지 않는 편이, 거는 편 보다, 탄소와 산소의 단일 결합(一重結合)(C－O)에 대한 탄소와 산소의 이중 결합(C=O)의 비율이 많은 결과가 되고, 이것이 후술하는 친수성의 경시 변화에 관련되어 있는 것은 아닐까 사료된다.
다음으로, 산소 애싱 처리시의 RF 바이어스의 파워의 차이에 의한 유기 수지층 표면의 접촉각을 평가한 결과를 나타낸다.
도 9는 산소 애싱 시의 RF 바이어스의 파워와 수지층의 매분의 애싱량과의 관계를 나타내는 그림이다.
도 10은, 산소 애싱 처리의 유무 및 산소 애싱 처리시의 RF 바이어스의 파워를 변화시켰을 때의 유기 수지층 표면의 접촉각의 경시 변화를 나타내는 그래프이다.
어느 도에서도, 상술한 제조 방법에 따라서 O2/N2/CF4의 혼합가스에 의한 에칭 처리(S102)까지 수행한 후의 반도체 기판을 준비하고, 그 후, 산소 애싱 처리시의 RF 바이어스의 파워만을 바꾸고, 그 외의 산소 애싱 조건은 상술한 산소 애싱 처리(S103)의 제조 방법과 마찬가지로 하여 산소 애싱 처리를 수행한 반도체 기판을 시료로 하고 있다.
도 9에 나타낸 바와 같이, RF 바이어스의 파워가 0 ~ 10 W인 범위에서는, 유기 수지층의 삭감은 확인되지 않고, 10 W 이상이 되면 RF 바이어스의 파워에 비례하여 애싱율, 즉 유기 수지층의 삭감량이 증가하는 것이 확인되었다.
도 10에서, 왼쪽부터 순서대로 산소 애싱 처리를 하지 않은 반도체 기판(도에서 미처리에 상당), RF 바이어스가 0 W, 즉 RF 바이어스를 걸지 않는 조건에서 산소 애싱 처리가 행해진 반도체 기판, RF 바이어스가 10 W인 조건에서 산소 애싱 처리를 한 반도체 기판, RF 바이어스가 30 W인 조건에서 산소 애싱 처리를 한 반도체 기판, RF 바이어스가 100 W인 조건에서 산소 애싱 처리를 한 반도체 기판, 각각에서의 산소 애싱 처리의 1시간 후, 1일 후, 3일 후의 접촉각이 도시되어 있다.
도 10에 나타낸 바와 같이, 산소 애싱 처리를 하지 않은 반도체 기판(도에서의 미처리 시료)에서는, 유기 수지층에 전해 도금액이 부착되었을 때의 접촉각은 78° 정도이며, 유기 수지층의 표면은 소수성을 나타내고 있는 것이 확인되었다. 또한, RF 바이어스의 무인가(無印加), 인가를 불문하고, 산소 애싱 처리를 한 반도체 기판에서는, 산소 애싱 처리를 하지 않은 반도체 기판과 비교하여 모두 접촉각이 작아져 산소 애싱 처리에 의해 친수화 처리된 것이 확인되었다. 이와 같이, 산소 애싱 처리를 함으로써 산소 애싱 처리를 하지 않는 경우와 비교하여 유기 수지층의 표면이 친수화 되고, 전해 도금 처리 시에 구멍으로 전해 도금액이 채워지는 것이 양호해진다.
또한, 산소 애싱 처리시에 RF 바이어스가 무인가인 경우, 산소 애싱 처리의 1시간 후, 1일 후, 3일 후의 접촉각은 모두 0°을 나타내, 친수성의 효과 유지가 계속되고 있는 것이 확인되었다. 산소 애싱 처리시의 RF 바이어스가 10 W인 경우, 산소 애싱 처리의 1시간 후에는 접촉각은 0°을 나타내, 1일 후에는 약 7° 정도, 3일 후에는 약 10° 정도를 나타냈다. 산소 애싱 처리시의 RF 바이어스가 30 W인 경우, 산소 애싱 처리의 1시간 후에는 접촉각은 7.5° 정도를 나타내, 1일 후에는 약 21° 정도, 3일 후에는 23° 정도를 나타냈다. 산소 애싱 처리시의 RF 바이어스가 100 W인 경우, 산소 애싱 처리의 1시간 후에는 접촉각은 11° 정도를 나타내, 1일 후에는 약 24° 정도, 3일 후에는 25° 정도를 나타냈다.
산소 애싱 처리시의 RF 바이어스가 0 ~ 10 W인 처리 조건에서는, 접촉각의 경시 변화가 없거나, 혹은, 접촉각의 경시 변화가 억제되고, 친수성의 효과 유지가 양호하다. 이러한 처리 조건에서 산소 애싱 처리를 한 반도체 기판은, 산소 애싱 처리의 공정과 다음의 전해 도금 처리의 공정과의 사이에 시간이 비더라도 친수성의 효과가 유지되고 있으므로, 전해 도금 처리시에, 전해 도금액의 구멍으로 채우는 것을 양호하게 할 수 있다. 특히, RF 바이어스를 걸지 않는 처리 조건으로 처리된 반도체 기판에서는 시간이 경과해도 접촉각이 0°에 유지, 즉 초친수성의 효과가 유지되고 있어 산소 애싱 처리 공정과 전해 도금 처리 공정과의 사이가 비어도 초친수성이 유지된 상태로 전해 도금 처리 공정을 실시할 수 있어 안정하고, 접속 불량이 없는 전자 부품을 제조할 수 있다.
이와 같이, 0 ~ 10 W와 같이 RF 바이어스의 파워가 작은 처리 조건에서는, 산소 애싱 처리는 산소 라디칼을 메인(主)으로 하는 산소 플라즈마를 이용하여 수행하게 되고, RF 바이어스가 0 W인 처리 조건에서는 거의 산소 라디칼 만을 이용한 처리가 된다.
또한, 도 10에 나타내는 결과로부터, 산소 애싱 처리시에 RF 바이어스를 걸지 않는 편이 RF 바이어스를 거는 편 보다도, 친수성의 경시 변화가 작은 것이 확인되었다. 상기에서, 도 8의 설명에서 기술하였지만, 산소 애싱 처리시에 RF 바이어스를 걸지 않는 편이, 거는 편 보다, 탄소와 산소의 단일 결합(C－O)에 대해서 탄소와 산소의 이중 결합(C=O)의 비율이 많은 결과가 되어, 탄소와 산소의 이중 결합(C=O)의 비율이 많은 편이 친수성의 경시 변화가 작은 것이 아닐까 사료된다.
본 실시형태에서는, 친수성이란, 수지층에 전해 도금액이 부착되었을 때의 접촉각이 20° 이하인 때를 나타내고, 소수성은 수지층에 전해 도금액이 부착되었을 때의 접촉각이 20° 이상인 때를 나타낸다. 수지층에 전해 도금액이 부착되었을 때의 접촉각이 20° 이하, 더욱 바람직하게는 5° 이하이면, 비아 구멍(5)으로 전해 도금액을 채우는 것을 양호하게 할 수 있다. 접촉각은 정적 액적법을 이용하여 구했다. 전해 도금액의 액적을 수지층 표면에 접촉시켜 착적(着滴)했을 때의 수지층 표면과 액적의 이루는 각도를 접촉각으로 하고, 착적 후의 화상을 취득하고 화상을 해석하여 접촉각을 산출했다.
전해 도금액 처리 공정에서의 전해 도금액이 비아 구멍으로 채워지는 것을 양호하게 하기 위해서, 접촉각의 경시 변화도 포함하여 산소 애싱 처리시의 RF 바이어스의 파워는 0 ~ 30 W가 바람직하고, 더욱 바람직하게는 0 ~ 10 W가 바람직하다. RF 바이어스의 파워를 10 W 보다도 작게 함으로써, 친수화 효과의 유지 기간을 길게 할 수 있어 안정하고, 접속 불량이 없는 전자 부품을 제조할 수 있다.
한편, 전해 도금 처리에 의해 구리층이 심어지는 오목부(상기 실시형태에서의 비아 구멍)의 폭이, 예를 들면 200μm 이하로 좁아지거나, 혹은, 깊이가, 예를 들면 10 ~ 30μm와 같이 커지면, RF 바이어스를 걸지 않고 산소 애싱 처리를 수행했을 경우 오목부의 저부까지 산소 라디칼이 들어가기 어렵고, 오목부 내부의 유기 수지층 표면의 친수화 처리를 충분히 수행할 수 없는 경우가 있다. 이러한 경우는, 오목부 내부까지 산소 라디칼이 속으로 들어가도록 RF 바이어스를 거는 것이 바람직하고, 친수성 효과의 유지와 더불어, 예를 들면 RF 바이어스를 10 ~ 30 W로 해도 좋다.
10 W 이상으로 함으로써, 비아 형성용의 구멍의 폭이 좁거나, 또는, 깊이가 깊은 경우여도, 오목부의 내부까지 산소 라디칼이 들어가 오목부 내부의 수지층 표면의 친수 처리화를 실시할 수 있다.
또한, RF 바이어스를 10 W 보다 작게 함으로써, 친수화 효과의 유지 기간을 길게 할 수 있다. 한편, 본 실시형태에서는 구리 비아의 형성을 예로 들어 설명했지만, 구리 배선의 형성에도 적용할 수 있고, 이 경우, 전해 도금액이 채워지는 오목부의 형상은 도랑 형상이 된다.
상술한 실시형태에서는, 산소 애싱 처리 공정에서 압력을 70 Pa로 했으나 이것으로 한정되지 않고, 예를 들면 10 ~ 100 Pa의 범위에서 처리를 수행해도 좋다. 이 범위에서는 유기 수지층 표면의 친수화에서의 효과의 차이는 없고, 친수화 효과를 충분히 얻을 수 있었다. 압력이 10 Pa 보다도 작으면 라디칼의 발생량이 충분하지 않고, 100 Pa 보다도 크면 기판으로의 라디칼의 도달량이 억제된다.
또한, 처리 시간은 3초 이상의 범위여도 좋다. 3초 보다도 짧으면 충분한 친수화 처리를 수행할 수 없다.
또한, 마그네트론의 파워는, 500 ~ 1500 W인 범위여도 좋다. 500 W 보다도 작으면 충분한 친수화 처리를 수행할 수 없다. 상한치는 장치 구성상의 상한치에 의해서 결정되며, 예를 들면 1500 W이다.
또한, RF 바이어스의 파워에 대해서는, 상술한 대로 RF 바이어스의 인가의 유무를 불문하고 산소 애싱 처리에 의해 친수성화의 효과를 얻을 수 있다. 또한, RF 바이어스의 파워가 작을수록 친수성 효과의 유지를 양호하게 할 수 있다.
산소 애싱 처리 공정에서, 상술한 실시형태에서는 기판 스테이지 온도를 25℃로 설정했으나 이것으로 한정되지 않는다.
도 11은, 기판 스테이지 온도만을 바꾸어 그 외의 처리 조건은 같은 처리 조건으로 하여 산소 애싱을 수행한 반도체 기판에서의 유기 수지층에 전해 도금액이 부착되었을 때의 접촉각을 나타내는 그림이다.
도 11에서, 상술한 제조 방법에 따라서 O2/N2/CF4의 혼합가스에 의한 에칭 처리(S102)까지 수행한 후의 반도체 기판을 준비하고, 산소 애싱 처리시의 기판 스테이지 온도만을 바꾸어 그 외의 산소 애싱 조건은 상술한 산소 애싱 처리(S103)의 제조 방법과 같게 하여 산소 애싱 처리를 수행한 반도체 기판을 시료로 하고 있다. 한편, 도 11에서의 시료에서는, 유기 수지층의 재료에 PBO는 아닌 DOW사 제품의 재료 형식 SPR3012의 i-line Photo resist를 이용했다.
도 11에서, 왼쪽부터 순서대로 산소 애싱 처리를 수행하지 않은 반도체 기판, 산소 애싱 처리시의 기판 스테이지 온도가 50℃인 조건으로 처리한 반도체 기판, 100℃인 조건으로 처리한 반도체 기판, 150℃인 조건으로 처리한 반도체 기판, 200℃인 조건으로 처리한 반도체 기판, 250℃인 조건으로 처리한 반도체 기판, 각각에서 유기 수지층의 표면에 전해 도금액이 부착했을 때의 접촉각을 나타낸다.
도 11에 나타낸 바와 같이, 기판 스테이지 온도가 몇℃ 이어도, 산소 애싱 처리를 수행함으로써, 산소 애싱 처리를 수행하지 않는 경우와 비교하여 접촉각이 작아지는 것이 확인되었다. 또한, 기판 스테이지 온도가 150℃ 이하이면 접촉각은 20° 미만이 되고, 100℃ 이하이면 접촉각은 5° 미만으로 더욱 작아지며, 50℃ 이하이면 접촉각은 3 미만으로 보다 한층 더 작아지는 것이 확인되었다. 이와 같이 산소 애싱 처리시의 처리 온도가 낮을 수록, 접촉각이 작은 유기 수지층을 얻을 수 있다.
산소 애싱 처리 공정에서, 기판 스테이지 온도를 25 ~ 150℃으로 하는 것이 바람직하고, 이러한 온도 조건으로 함으로써 유기 수지층의 친수화 처리를 충분히 수행할 수 있고, 후공정의 전해 도금 처리 공정에 있어서 비아 구멍으로 전해 도금액을 채우는 것을 양호하게 할 수 있다. 기판 스테이지 온도가 150℃ 보다 낮으면 산소 라디칼에 노출되는 것에 의해 C(탄소)와 O(산소)가 결합을 할 수 있다. 기판 스테이지 온도가 150℃ 보다도 높으면 접촉각이 높아져 충분한 친수화 효과가 얻을 수 없다. 또한, 처리 대상물이 칩을 구비한 기판인 경우는 칩의 품질 유지(保持)의 관점으로부터 150° 이하에서의 처리가 바람직하다.
이상과 같이, 본 발명에서는 불소를 포함한 반응 가스를 이용한 에칭 처리 후에 산소 애싱 처리를 수행함으로써, 유기 수지층의 표면을 친수화 할 수 있고, 후의 전해 도금 처리 공정에서 전해 도금액이 비아 구멍으로 채워지는 것을 양호하게 할 수 있다. 이 것에 의해, 배선 불량이 없는 전자 부품을 얻을 수 있다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 상술한 실시형태로만 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러 가지 변경을 더할 수 있는 것은 물론이다. 상기 실시형태에 대해서는, 재배선층에서의 구리 비아 형성 공정을 예를 들어 설명했으나 이것으로 한정되지 않는다. 유기 수지층을 마스크로서 유기 수지층에 형성되는 오목부 내에 전해 도금에 의해 제3금속층이 형성되는 제조 방법이며, 전해 도금 처리 공정 보다도 전의 공정에서 불소를 포함한 반응 가스를 이용한 플라즈마 처리에 의해 유기 수지층 표면이 소수성을 나타내는 경우에 적용할 수 있다.
1 … 반도체 기판 (기판)
2 … 구리층 (제1금속층)
3 … 티탄층 (제2금속층)
4 … 유기 수지층 (제1오목부가 형성되기 전의 유기 수지층)
5 … 비아 구멍 (제2오목부)
6 … 비아용 구리층 (제3금속층)
20 … 기판 스테이지
41 … 제1오목부
42 … 마스크

Claims (4)

  1. 기판 상에 제1금속층을 형성하고,
    상기 제1금속층 상에 제2금속층을 형성하고,
    상기 제2금속층 상에 유기 수지층으로 이루어지는 마스크를 형성하며,
    상기 제2금속층을 상기 마스크를 통해 불소를 포함하는 반응 가스를 이용하여 플라즈마 에칭하고, 상기 유기 수지층과 상기 제2금속층과의 적층막에 오목부를 형성하며,
    상기 오목부의 내부표면을 산소 애싱 처리하고,
    상기 산소 애싱 처리 후, 전해 도금 처리에 의해 상기 오목부 내에 제3금속층을 형성하는,
    전자 부품의 제조 방법.
  2. 제1항에 있어서,
    상기 제2금속층은 티탄을 포함하는, 전자 부품의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 에칭 공정은, 산소, 질소 및 사불화탄소의 혼합가스를 상기 반응 가스로서 이용하여 수행되는, 전자 부품의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 산소 애싱 처리 공정은, 산소 라디칼을 포함하는 산소 플라즈마를 이용하여 수행되는, 전자 부품의 제조 방법.
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