JP6639732B2 - 電子部品の製造方法 - Google Patents

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Description

本発明は、電解めっき処理を用いた金属層を有する電子部品の製造方法に関する。
近年、配線基板の代わりに再配線層を形成するＦＯ（Fan-Out ）といわれるパッケージ（電子部品）の製造が提案されている。ＦＯの製造では、半導体チップを封止樹脂にて封止した後、半導体チップの回路形成面を露出させ、この回路形成面に再配線層を形成し（再配線形成工程）、再配線領域を広く確保している。
再配線層は、層間絶縁膜を介して配線層が積層されて構成され、異なる配線層は、層間絶縁膜に設けられた銅ビアによって電気的に接続される。例えば、銅ビア又は銅配線は、金属層上に、ビア孔又はトレンチを有するフォトレジストパターンを形成し、電解めっき処理によりビア孔内又はトレンチに銅を埋め込むことにより形成される（例えば特許文献１、特許文献２参照。）。ビア孔又はトレンチを有するフォトレジストパターンは、フォトリソグラフィ法を用いてフォトレジストを露光、現像しフォトレジストにビア孔又はトレンチを設けることにより形成される。
これまで、現像液を用いたウェットプロセスによりフォトレジストにビア孔を形成していたが、ドライプロセスでのビア孔形成の要望がある。例えば、銅ビアの形成工程においては、半導体基板上に銅層、チタン層、有機樹脂層からなるマスクを順次形成した後、マスクを介してフッ素を含む反応ガスを用いてチタン層をプラズマエッチングしてチタン層及び有機樹脂層の積層膜を貫通するビア孔を形成する。その後、電解めっき処理を行うことによりビア孔内に銅を埋め込んで、銅ビアを形成する。
フッ素を含む反応ガスを用いてプラズマエッチングによりビア孔を形成すると、有機樹脂層（マスク）の表面はフッ素化され表面にフッ化物が形成される。有機樹脂層の表面がフッ素化されると有機樹脂層の表面が疎水性を呈し、後の電解めっき処理時に電解めっき液がビア孔に入り込みにくく、所望の形状の銅ビアを得ることが難しく、配線不良が生じる恐れがある。
特開２０１３−４７７８６号公報 特開２０１４−２２０４８５号公報
以上のような事情に鑑み、本発明の目的は、電解めっき処理工程において、有機樹脂層に設けられた孔への電解めっき液の入り込みが良好な電子部品の製造方法を提供することにある。
上記目的を達成するため、本発明の一形態に電子部品の製造方法は、第１の金属層を形成し、第２の金属層を形成し、マスクを形成し、エッチングし、酸素アッシング処理し、第３の金属層を形成することを含む。
上記第１の金属層の形成工程は、基板上に第１の金属層を形成する。
上記第２の金属層の形成工程は、上記第１の金属層上に第２の金属層を形成する。
上記マスクの形成工程は、上記第２の金属層上に有機樹脂層からなるマスクを形成する。
上記エッチング工程は、上記第２の金属層を、上記マスクを介してフッ素を含む反応ガスを用いてプラズマエッチングして、上記有機樹脂層と上記第２の金属層との積層膜に凹部を形成する。
上記酸素アッシング工程は、上記凹部の内部表面を酸素アッシング処理する。
上記第３の金属層の形成工程は、上記酸素アッシング処理後、電解めっき処理により上記凹部内に第３の金属層を形成する。
本発明のこのような構成によれば、フッ素を含むガスを用いたエッチングにより表面が疎水性となった有機樹脂層は、酸素アッシングにより表面が親水化処理される。したがって、凹部の内部の有機樹脂層表面が親水化処理されているので、第３の金属層形成時に電解めっき液が凹部に入り込みやすくなり、所望の形状の第３の金属層を形成することができる。これにより、配線不良のない電子部品を製造することができる。
上記第４の金属層はチタンを含んでいてもよい。
上記エッチング工程は、酸素、窒素及び四フッ化炭素の混合ガスを反応ガスとして用いて行われてもよい。
上記酸素アッシング処理工程は、酸素ラジカルを主とする酸素プラズマを用いて行なわれてもよい。
このような構成によれば、酸素アッシングによる有機樹脂層の表面親水化効果を長期にわたって維持することができ、安定して、配線不良のない電子部品を得ることができる。
以上述べたように、本発明によれば、有機樹脂層を親水化処理することにより、孔への電解めっき液の入り込みが良好となり、配線不良のない電子部品を提供することができる。
本発明の一実施形態の電子部品の製造工程（その１）を示す概略部分断面図である。 図１に示す製造工程に続く電子部品の製造工程（その２）を示す概略部分断面図である。 上記電子部品の製造フロー図である。 上記電子部品のエッチング及びアッシングを行う製造装置の概略構成図である。 上記製造装置のチャンバの概略断面図である。 上記電子部品の電解めっき処理工程における様子を示す模式部分断面図である。 酸素アッシング処理をしていない電子部品の電解めっき処理工程における様子を示す模式部分断面図である。 エッチング処理前、エッチング処理後、高周波バイアス無印加での酸素アッシング処理後、高周波バイアス印加での酸素アッシング処理後それぞれにおける、電子部品の有機樹脂層の表面のＸＰＳ分析結果を示す図である。 酸素アッシング処理における高周波バイアスのパワーの大きさとアッシングレートとの関係を示す図である。 酸素アッシング処理時の高周波バイアスのパワーの大きさと、有機樹脂層の表面に電解めっき液が付着したときの接触角の経時変化との関係を示す図である。 酸素アッシング処理時の基板ステージ温度と、有機樹脂層の表面に電解めっき液が付着したときの接触角の経時変化との関係を示す図である。
以下、図面を参照しながら、本発明の実施形態を説明する。以下、ウェハ上に複数のチップ化した半導体素子を再配置し、これら半導体素子をモールド樹脂で覆い、該モールド樹脂上に半導体同士を電気的に接続する再配線層を形成してなる電子部品の再配線層工程の一部の工程を例にあげて説明するが、これに限定されない。
以下、ウェハ上に半導体素子が配置され、これらをモールド樹脂が覆っている状態のものを半導体基板と称して説明する。
本実施形態における電子部品は、その製造工程においてエッチング処理工程及び酸素アッシング処理工程があり、これらの処理工程が行われる製造装置について以下に説明する。
［製造装置の構成］
図４は製造装置の概略構成図、図５は製造装置のチャンバの概略断面図である。本実施形態における製造装置は、エッチング処理及びアッシング処理が可能に構成される。
図４に示すように、製造装置１０は、チャンバ（処理室）１１と、プラズマ室１３と、輸送管１２と、マグネトロン１５と、μ波電源１６と、ガス導入管１７と、マスフローコントローラ１８ａ〜１８ｃと、ガス供給源１９ａ〜１９ｃと、真空予備室２２と、制御装置２６と、排気管２４と、プレッシャコントローラ２５とを具備する。
チャンバ１１は、被処理対象物であるウェハ等の半導体基板Ｗを収容する。半導体基板Ｗはチャンバ１１内でエッチング処理及びアッシング処理が施される。チャンバ１１内には、基板Ｗが載置される基板ステージ２０が配置される。チャンバ１１には、ゲート２１を介して予備室２２が接続されている。
チャンバ１１の底部には排気口２３が形成されている。その排気口２３は排気管２４を介して図示しない排気用ポンプに接続され、この排気用ポンプによってチャンバ１１内が減圧される。排気管２４にはプレッシャコントローラ２５が配設され、そのプレッシャコントローラ２５によりチャンバ１１内の圧力が調整される。
チャンバ１１の上部は輸送管１２を介してプラズマ室１３に接続されている。プラズマ室１３はマイクロ波導波管１４を介してマグネトロン１５に接続されている。プラズマ室１３とマイクロ波導波管１４とは、石英等よりなるマイクロ波透過窓１３ａにより区画されている。マグネトロン１５にはマイクロ波導波源１６が接続され、マグネトロン１５にて発生したマイクロ波（μ波）はマイクロ波導波管１４を介してプラズマ室１３内に導かれる。
プラズマ室１３は、ガス導入管１７を介して複数（本実施形態においては３つ）のマスフローコントローラ１８ａ〜１８ｃに接続され、各マスフローコントローラ１８ａ〜１８ｃはそれぞれガス供給源に接続されている。本実施形態においては、ガス供給源１９ａは酸素（Ｏ２）を蓄積し、ガス供給源１９ｂは窒素（Ｎ２）を蓄積し、ガス供給源１９ｃは四フッ化炭素（ＣＦ４）を蓄積する。各ガス供給源１９ａ〜１９ｃに蓄積されたガスの流量はマスフローコントローラ１８ａ〜１８ｃにより調整され、所定流量の酸素、窒素及び四フッ化炭素を混合した反応ガスはガス導入管１７を介してプラズマ室１３内に導入される。
上記マイクロ波及び反応ガスによりプラズマ室１３内にプラズマが発生し、そのプラズマ中の活性種としてのラジカルが輸送管１２を介してチャンバ１１内に導かれる。
上記マイクロ波電源１６、各マスフローコントローラ１８ａ〜１８ｃ、プレッシャコントローラ２５は制御装置２６に接続されている。制御装置２６は、図示しない記憶装置を有し、その記憶装置には各種の基板を処理するための条件の情報が記憶されている。チャンバ１１内に搬入される基板Ｗに応じた処理条件情報を基に、制御装置２６は、マイクロ波電源１６、各マスフローコントローラ１８ａ〜１８ｃ、プレッシャコントローラ２５を制御する。
次に、チャンバ１１の構成について図５を用いて説明する。
チャンバ１１の上部に連結された輸送管１２の下端には円盤状に形成されるとともに多くの貫通孔を有するシャワー板（拡散板）３１が半導体基板Ｗの載置される基板ステージ２０の載置面と対向して配置されている。シャワー板３１は、チャンバ１１の上部に固定されるとともに、シャワー板に支柱があることによって上部内面１１ａから所定距離だけ離間して配置されている。チャンバ１１の上部内面１１ａとシャワー板３１との距離は、上記輸送管１２を介してチャンバ１１内に導入される酸素ラジカルが、シャワー板３１に形成された貫通孔を通過するとともに、シャワー板３１とチャンバ１１の上部との間を通過して周辺に向かって導かれるように設定されている。
チャンバ１１の上部内面１１ａには、円筒状に形成された拡散防止壁３３の上端が取着され、該拡散防止壁３３によりシャワー板３１が囲まれている。拡散防止壁３３の内径は、基板ステージ２０上に載置される基板Ｗの外径よりもやや大きく設定されている。
基板ステージ２０の周辺上部は基板ガイド３６により覆われている。基板ステージ２０内には上下方向に移動可能に支持されたリフトピン３７の先端が配設されており、そのリフトピン３７を上下動させることにより、リフトピン３７と図示しない搬送装置との間の半導体基板Ｗを基板ステージ２０上に載置するようにしている。
基板ステージ２０とチャンバ１１下部との間には絶縁板３８が介在されている。また、基板ステージ２０には配管３９が接続され、その配管３９を介して基板ステージ２０内部に形成された図示しない水路に冷却水が供給され、基板ステージ２０の温度調節を行っている。更にまた、基板ステージ２０にはコンデンサＣを介して高周波電源４０が接続されており、その高周波電源４０から基板ステージ２０に高周波バイアス（ＲＦバイアス）が供給されている。
一方、上記チャンバ１１は接地されており、高周波電源４０から基板ステージ２０に対して供給される高周波バイアスに対して電気的な対向電極となる。そして、このチャンバ１１には、シャワー板３１の第１層が取付部材３２を介して電気的に接続されるとともに、拡散防止壁３３が電気的に接続されている。
［電子部品の製造方法］
次に、上記の製造装置を用いた電子部品の製造方法について説明する。
本実施形態では、封止樹脂で覆われた半導体チップの回路形成面上に再配線層が形成されてなる電子部品の再配線層を形成する工程の一部の工程である銅ビア形成工程を例にあげて説明する。
以下、図１〜５を用いて説明する。図１及び図２は電子部品の製造工程を示す概略部分断面図である。図３は、電子部品の製造フロー図である。
まず、図１（ａ）に示すように、封止樹脂で封止された半導体チップ（以下、半導体基板と称する。）１の回路形成面上に、例えばスパッタ成膜法により、膜厚１００ｎｍの第１の金属層としての銅層２、膜厚５０ｎｍの第２の金属層としてのチタン層３が順次積層され、更に、チタン層３上に膜厚６μｍの有機樹脂層４が形成される。有機樹脂層４には、ポリイミド（ＰＩ）やポリベンゾオキサゾール（ＰＢＯ）等の耐熱性の有機樹脂を用いることができ、本実施形態においてはＰＢＯを用いた。
チタン層３は、銅層２と有機樹脂層４との間に配置され、両者の密着性を向上させるための密着層として機能する。尚、銅層２と有機樹脂層４との間に形成される第２の金属層はチタンに限定されず、チタンの合金等を用いることができ、これらの材料はフッ素を含む反応ガスを用いたプラズマエッチングによりエッチング可能な材料である。また、後工程の電解めっき処理時に陰極として機能する第１の金属層は銅に限定されず、銀等を用いることができる。
次に、図１（ｂ）に示すように、後工程で銅ビアが形成される領域に対応する部分の有機樹脂層４がレーザにより除去され（Ｓ１０１）、ビア孔の一部となる第１の凹部４１を有する有機樹脂層からなるマスク４２が形成される。第１の凹部４１は有機樹脂層を貫通せず、マスク４２の銅ビアが形成される領域においては、マスク４２の下層にあるチタン層３が露出しないよう厚さ５００ｎｍの有機樹脂層が残っている。
このように、マスク４２は、銅ビアが形成される領域のみが、他の領域と比較して厚さが薄くなるよう一部の有機樹脂層がレーザで除去されて形成される。これにより、後のエッチング工程で、銅ビアが形成される領域のみで銅層２が露出し、それ以外の領域では有機樹脂層が残るように、制御することができる。また、マスク４２の銅ビアが形成される領域において、チタン層３が露出しないように有機樹脂層を一部残したのは、チタン層３の厚さが薄いため、レーザ処理でチタン層３の下層にある銅層２がレーザにより損傷を受けないようにするためである。
次に、上記製造装置のチャンバ１１内に半導体基板１が搬入され、半導体基板１は、有機樹脂層４２が形成される面（処理面）を上にして基板ステージ２０上に載置される。次に、チャンバ１１内部が減圧され、基板ステージ２０に高周波バイアス（ＲＦバイアス）が印加される。一方、プラズマ室１３には、各ガス供給源１９ａ〜１９ｃから酸素（Ｏ２）、窒素（Ｎ２）、四フッ化炭素（ＣＦ４）のガスが、更に、マグネトロン１５にて発生したマイクロ波がマイクロ波導波管１４を介して、供給される。プラズマ室１３では、マイクロ波及びＯ２／Ｎ２／ＣＦ４の混合ガス（反応ガス）によりプラズマが発生し、そのプラズマ中の活性種としての酸素ラジカルやＣＦラジカルが輸送管１２を介してチャンバ１１内に導かれる。
酸素ラジカル及びＣＦラジカルがチャンバ１１内に導かれることにより、図１（ｃ）に示すように、マスク４２を介して、マスク４２の第１の凹部４１に対応する有機樹脂層が酸素ラジカルによりアッシングされて除去され、更に、チタン層３がＣＦラジカルによりエッチングされて除去される（Ｓ１０２）。これにより、マスク４２を構成する有機樹脂層とチタン層３との積層膜に、この積層膜の厚さ方向で貫通する第２の凹部としてのビア孔５が形成される。
エッチング処理工程で、マスク４２の第１の凹部４１に対応する領域の有機樹脂層が除去されてビア孔５の一部を構成する貫通孔が形成されたマスク４３が形成される。また、ビア孔５の他の部分を構成する貫通孔が形成されたチタン層３ａが形成される。
尚、マスク４２の第１の凹部４１が形成されていない領域の有機樹脂層もこのエッチング処理により除去されるが、この混合ガスによるエッチング処理におけるエッチング量を見込んで、有機樹脂層４の膜厚は適宜設定される。
Ｏ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理（Ｓ１０２）は、基板ステージ２０の温度を２５℃、Ｏ２、Ｎ２、ＣＦ４それぞれの流量を１００ｓｃｃｍ、１００ｓｃｃｍ、３００ｓｃｃｍ、チャンバ１１内を３５Ｐａ、マイクロ波の電力を１５００Ｗ、ＲＦバイアスを３００Ｗ、処理時間３０秒で行った。
基板ステージ２０の温度は、半導体基板１に形成されているチップの品質保持のため１５０℃以下で処理することが望ましく、１５〜１５０℃の温度で処理することが更に望ましい。処理温度が１５０℃よりも高いと電子チップの劣化、有機樹脂膜の変質につながる。
また、混合ガス中のＣＦ４の割合を高くすることにより、チタン層３のエッチングレートを高くすることができる。また、混合ガス内にＮ２を含ませることにより、Ｏ２のラジカルの寿命を長くすることができる。
マスク４３を構成する有機樹脂層の表面には、エッチング処理時の混合ガスに含まれるフッ素を含むガスであるＣＦ４により、フッ化物７１が形成される。このフッ化物により、マスク４３を構成する有機樹脂層の表面は疎水性を呈する。
次に、同一チャンバ１１内に半導体基板１が載置された状態で、基板ステージ２０への高周波バイアス（ＲＦバイアス）の印加が停止される。一方、プラズマ室１３には、ガス供給源１９ａから酸素（Ｏ２）が、更に、マイクロ波導波管１４を介してマグネトロン１５にて発生したマイクロ波が、供給される。プラズマ室１３では、マイクロ波及びＯ２により酸素プラズマが発生し、その酸素プラズマ中の活性種としての酸素ラジカルが輸送管１２を介してチャンバ１１内に導かれる。
酸素ラジカルがチャンバ１１内に導かれることにより、図１（ｄ）に示すように、有機樹脂層の表面が酸素アッシング処理され、表面に形成されたフッ化物７１が除去される（Ｓ１０３）。この酸素アッシング処理により、ビア孔５の内部の表面を含む、マスク４３を構成する有機樹脂層の表面は親水化し親水性を呈する。
酸素アッシング処理は、基板ステージ２０の温度を２５℃とし、Ｏ２の流量を１６００ｓｃｃｍ、チャンバ１１内圧力を７０Ｐａ、マイクロ波の電力を５００Ｗ、処理時間３秒の処理条件で行った。
基板ステージ２０の温度は、半導体基板１に形成されているチップの品質保持のため１５０℃以下で処理することが望ましく、１５〜１５０℃の温度で処理することが望ましい。
次に、半導体基板１は、上記製造装置のチャンバ１１から搬出された後、電解めっき用の装置に搬入され、半導体基板１に対して電解めっき処理を用いた銅ビアの形成が該装置において行われる（Ｓ１０４）。すなわち、半導体基板１と銅源とが電解めっき液中に浸された後、半導体基板１に形成されている銅層２が陰極となり、且つ、銅源が陽極となるように、外部電源から直流電流が供給される。これにより、図１（ｅ）に示すように、銅源から溶出した銅イオンが、銅層２上にて還元されることにより、ビア孔５内に銅が形成され、銅ビアの一部となる第３の金属層としてのビア用銅層６が形成される。
電解めっき処理工程において、酸素アッシング処理により有機樹脂層４３の表面は改質処理されて親水性を呈しているので、電解めっき液のビア孔５内への入り込みが良好となっている。
ここで、酸素アッシング処理による親水性化の効果について説明する。
レーザ処理（Ｓ１０１）が施され、Ｏ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理（Ｓ１０２）が施される前の半導体基板１上のマスク４２の有機樹脂層の表面に電解めっき液が付着したときの接触角は８２．５°であった。
Ｏ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理（Ｓ１０２）が施され、酸素アッシング処理（Ｓ１０３）が施される前の半導体基板１のマスク４３の有機樹脂層の表面に電解めっき液が付着したときの接触角は１００°程度であった。
Ｏ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理（Ｓ１０２）が施され、酸素アッシング処理（Ｓ１０３）が行われた後の半導体基板１のマスク４３の有機樹脂層の表面に電解めっき液が付着したときの接触角は５°程度であった。
このように、酸素アッシング処理が施されることにより、Ｏ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理で表面にフッ化物が形成されて疎水性を呈していた有機樹脂層の表面は、親水化処理されて親水性を呈することが確認された。
図６は、酸素アッシング処理が行われた半導体基板１を電解めっき液に浸漬した時のビア孔５内への電解めっき液６１の入り込みの様子を模式的に示す図である。図７は、酸素アッシング処理が施されていない半導体基板１を電解めっき液６１に浸漬した時の様子を模式的に示す図である。
酸素アッシング処理が施されていない半導体基板１においては、マスク４３の表面が疎水性を呈しているため、図７（ａ）及び（ｂ）に示すように、電解めっき液に基板１を浸漬した際、マスク４３の有機樹脂層の表面で電解めっき液６１がはじかれ、ビア孔５内にうまく電解めっき液６１が入り込まない場合や、ビア孔５内に電解めっき液６１が入り込んだとしても、ビア孔５内のすみずみまで電解めっき液６１がいきわたらず、空隙が生じる場合がある。このような状態で電解めっき処理を行うと、所望の形状のビア用銅層を得ることができず、場合によってはビア用銅層が形成されず、配線不良となる電子部品となってしまう。
これに対し、図６に示すように、酸素アッシング処理が行われ表面が改質されて親水性を呈するマスク４３を備える半導体基板１では、マスク４３の有機樹脂層の表面で電解めっき液６１がはじかれることがなく、ビア孔５内で空隙が生じることなくビア孔５内に電解めっき液６１が良好に入り込み、銅の埋め込み性が高い。したがって、所望の形状のビア用銅層を得ることができ、配線不良のない電子部品を得ることができる。
次に、電解めっき処理が行われた半導体基板１は、電解めっき用の装置から搬出され、マスク４３が既知のウェットエッチングやドライエッチングによって除去される（Ｓ１０５）。
次に、半導体基板１はエッチング装置に搬入され、チタン層３ａと、銅層２のうちビア用銅層６が形成されている領域以外の銅層２は、エッチングにより順次除去される。具体的には、酸素と窒素とフッ素系のガスとの混合ガスでプラズマエッチング処理することによりチタン層３が除去される（Ｓ１０６）。その後、銅層２を公知のウェットエッチングで、ビア用銅層６が形成される領域以外の銅層２が除去される（Ｓ１０７）。これにより、図２（ａ）に示すように、ビア用銅層６が形成されている領域に残った銅層２ａと、ビア用銅層６との積層からなる銅ビア８が形成される。チタン層３のエッチング工程時、酸素及びフッ素が含まれる反応ガスが用いられるため、銅ビア８の表面には、酸化物及びフッ化物７２が形成される。
上記チタン層３のエッチング工程は、基板ステージの温度を２５℃、Ｏ２、Ｎ２、ＣＦ４それぞれの流量を１００ｓｃｃｍ、１００ｓｃｃｍ、３００ｓｃｃｍ、チャンバ１１内を３５Ｐａ、マイクロ波の電力を１５００Ｗ、ＲＦバイアスを３００Ｗ、処理時間３０秒の処理条件で行った。
次に、銅ビア８が形成されている半導体基板１に対し、窒素プラズマ処理を施す（Ｓ１０７）。これにより、銅ビア８の表面に形成されていた酸化物及びフッ化物７２は除去される。窒素プラズマ処理は、基板ステージの温度を５０℃、Ｎ２の流量を１０００ｓｃｃｍ、チャンバ１１内を１００Ｐａ、マイクロ波の電力を０Ｗ、ＲＦバイアスを３００Ｗ、処理時間３０秒で行った。
ここで半導体基板１に対し、窒素プラズマ処理（Ｓ１０７）が施されない場合、銅ビア８の表面から深さ６ｎｍまでの領域に銅の他に酸素とフッ素が存在していた。これに対し、窒素プラズマ処理が施されると、銅ビア８の表面から深さ３ｎｍ以上深くなると銅のみが存在し、銅ビア８の表面から深さ３ｎｍまでの領域に存在する酸素とフッ素も、窒素プラズマ処理が施されていない基板と比較すると大幅に減少していた。
このように窒素プラズマ処理が行われた半導体基板１は、銅の酸化が抑制され銅ビア８の表面に比抵抗の高い酸化銅が発生するのが抑制されるので、電子部品の電気特性を良好なものとすることができる。
以上により、銅ビア８が形成される。
以上のように、フッ素を含むガスを用いたエッチング処理後に、酸素アッシング処理を行うことにより、半導体基板１に形成されている有機樹脂層の表面を親水化処理することができる。これにより、後工程の電解めっき処理によるビア用銅層形成時に、ビア孔内への電解めっき液の入り込みを良好なものとすることができる。したがって、ビア孔内に空隙がなく電解めっき液が入り込むので、銅層からなるビアを所望の形状で形成することができ、配線不良のない電子部品を得ることができる。
また、銅ビア８が形成された半導体基板１に窒素プラズマ処理を施すことにより、銅ビア表面の酸化を抑制することができる。
上記実施形態では、ＲＦバイアスの印加を停止した状態で酸素アッシング処理を行って有機樹脂層の親水化処理を行っているが、ＲＦバイアスを印加した状態で酸素アッシング処理を行っても、同様に有機樹脂層表面の親水化の効果を得ることができる。
次に、上記酸素アッシング処理による有機樹脂層表面の変化ついて説明する。
図８は、有機樹脂層表面のＸＰＳ（Ｘ−Ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果である。
図８（ａ）は、上述の製造方法に従ってレーザ処理（Ｓ１０１）まで行った後の半導体基板上の有機樹脂層（マスク４２）の表面のＸＰＳ分析結果である。
図８（ｂ）は、上述の製造方法に従ってＯ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理（Ｓ１０２）まで行った後の半導体基板上の有機樹脂層（マスク４３）の表面のＸＰＳ分析結果である。
図８（ｃ）は、上述の製造方法に従って酸素アッシング処理（Ｓ１０３）まで行った後の半導体基板上の有機樹脂層（マスク４３）の表面のＸＰＳ分析結果であり、酸素アッシング処理はＲＦバイアスをかけない処理条件で行っている。
図８（ｄ）は、上述の製造方法にほぼ従って酸素アッシング処理（Ｓ１０３）まで行った後の半導体基板上の有機樹脂層（マスク４３）の表面のＸＰＳ分析結果であり、酸素アッシング処理はＲＦバイアスをかけた処理条件で行っている点のみが上述の製造方法とは異なる。
図８の各図において、実線は有機樹脂層表面のＸＰＳ分析結果であり、破線や鎖線は、実線に示される有機樹脂層表面の波形を化学結合状態毎に波形分離したものである。
図８（ａ）及び（ｂ）に示すように、Ｏ２／Ｎ２／ＣＦ４の混合ガスを用いたエッチング処理により、有機樹脂層表面にはフッ化物や酸化物が形成されるが、図８（ｃ）及び（ｄ）に示すように、酸素アッシング処理が行われると、有機樹脂層表面に形成されていたフッ化物が除去されることが確認された。また、図８（ｃ）及び（ｄ）より、酸素アッシング処理時にＲＦバイアスをかけない方が、かけた方よりも、炭素と酸素の一重結合（Ｃ−Ｏ）に対して炭素と酸素の二重結合（Ｃ＝Ｏ）の割合が多い結果となり、これが後述する親水性の経時変化にかかわっているのではないかと思量される。
次に、酸素アッシング処理時のＲＦバイアスのパワーの違いによる有機樹脂層表面の接触角を評価した結果を示す。
図９は酸素アッシング時のＲＦバイアスのパワーと樹脂層の毎分あたりのアッシング量との関係を示す図である。
図１０は、酸素アッシング処理の有無、及び、酸素アッシング処理時のＲＦバイアスのパワーを変化させたときの、有機樹脂層表面の接触角の経時変化を示すグラフである。
いずれの図においても、上述の製造方法に従ってＯ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理（Ｓ１０２）まで行った後の半導体基板を準備し、その後、酸素アッシング処理時のＲＦバイアスのパワーのみを変え、その他の酸素アッシング条件は上述の酸素アッシング処理（Ｓ１０３）の製造方法と同様にして酸素アッシング処理を行った半導体基板を試料としている。
図９に示すように、ＲＦバイアスのパワーが０〜１０Ｗの範囲では、有機樹脂層の削れは確認されず、１０Ｗ以上となるとＲＦバイアスのパワーに比例してアッシング率、すなわち有機樹脂層の削れ量が増えていくことが確認された。
図１０において、左から順に、酸素アッシング処理が行われていない半導体基板（図における未処理に相当）、ＲＦバイアスが０Ｗ、すなわちＲＦバイアスをかけない条件で酸素アッシング処理が行なわれた半導体基板、ＲＦバイアスが１０Ｗの条件で酸素アッシング処理が行われた半導体基板、ＲＦバイアスが３０Ｗの条件で酸素アッシング処理が行われた半導体基板、ＲＦバイアスが１００Ｗの条件で酸素アッシング処理が行われた半導体基板、それぞれにおける酸素アッシング処理の１時間後、１日後、３日後の接触角が図示されている。
図１０に示すように、酸素アッシング処理が行われていない半導体基板（図における未処理の試料）では、有機樹脂層に電解めっき液が付着したときの接触角は７８°程度であり、有機樹脂層の表面は疎水性を呈していることが確認された。また、ＲＦバイアスの無印加、印加を問わず、酸素アッシング処理が行われた半導体基板においては、酸素アッシング処理が行われていない半導体基板と比較して、いずれも接触角が小さくなり、酸素アッシング処理により親水化処理されたことが確認された。このように、酸素アッシング処理が行われることにより、酸素アッシング処理が行われない場合と比較して、有機樹脂層の表面が親水化され、電解めっき処理時の孔への電解めっき液の入り込みが良好となる。
また、酸素アッシング処理時にＲＦバイアスが無印加の場合、酸素アッシング処理の１時間後、１日後、３日後の接触角はいずれも０°を示し、親水性の効果維持が続いていることが確認された。酸素アッシング処理時のＲＦバイアスが１０Ｗの場合、酸素アッシング処理の１時間後では接触角は０°を示し、１日後では約７°程度、３日後では約１０°程度を示した。酸素アッシング処理時のＲＦバイアスが３０Ｗの場合、酸素アッシング処理の１時間後では接触角は７．５°程度を示し、１日後では約２１°程度、３日後では２３°程度を示した。酸素アッシング処理時のＲＦバイアスが１００Ｗの場合、酸素アッシング処理の１時間後では接触角は１１°程度を示し、１日後では約２４°程度、３日後では２５°程度を示した。
酸素アッシング処理時のＲＦバイアスが０〜１０Ｗの処理条件においては、接触角の経時変化がない、或いは、接触角の経時変化が抑制され、親水性の効果維持が良好である。このような処理条件で酸素アッシング処理が行われた半導体基板は、酸素アッシング処理の工程と次の電解めっき処理の工程との間で時間があいてしまっても、親水性の効果が維持されているので、電解めっき処理時に、電解めっき液の孔への入り込みを良好にすることができる。特に、ＲＦバイアスをかけない処理条件で処理された半導体基板においては、時間が経過しても接触角が０°に維持、すなわち超親水性の効果が維持されており、酸素アッシング処理工程と電解めっき処理工程との間があいても、超親水性が維持された状態で電解めっき処理工程を行うことができ、安定して、接続不良のない電子部品を製造することができる。
このように、０〜１０ＷというようにＲＦバイアスのパワーが小さい処理条件では、酸素アッシング処理は、酸素ラジカルを主とする酸素プラズマを用いて行われることになり、ＲＦバイアスが０Ｗの処理条件では、ほぼ酸素ラジカルのみを用いた処理となる。
また、図１０に示す結果より、酸素アッシング処理時に、ＲＦバイアスをかけない方がＲＦバイアスをかけるよりも、親水性の経時変化が小さいことが確認された。上記で、図８の説明で述べたが、酸素アッシング処理時にＲＦバイアスをかけない方が、かけた方よりも、炭素と酸素の一重結合（Ｃ−Ｏ）に対して炭素と酸素の二重結合（Ｃ＝Ｏ）の割合が多い結果となり、炭素と酸素の二重結合（Ｃ＝Ｏ）の割合が多い方が親水性の経時変化が小さいのではないかと思量される。
本実施形態においては、親水性とは樹脂層に電解めっき液が付着したときの接触角が２０°以下のときを示し、疎水性とは樹脂層に電解めっき液が付着したときの接触角が２０°以上のときを示す。樹脂層に電解めっき液が付着したときの接触角が２０°以下、更に好ましくは５°以下であれば、ビア孔５への電解めっき液の入り込みを良好とすることができる。接触角は、静的液滴法を用いて求めた。電解めっき液の液滴を樹脂層表面に接触させて着滴したときの樹脂層表面と液滴とのなす角度を接触角とし、着滴後の画像を取得し、画像を解析して接触角を算出した。
電解めっき液処理工程での電解めっき液のビア孔への入り込みを良好するために、接触角の経時変化も含め、酸素アッシング処理時のＲＦバイアスのパワーは０〜３０Ｗが好ましく、更に好ましくは、０〜１０Ｗが好ましい。ＲＦバイアスのパワーを１０Ｗよりも小さくすることにより、親水化効果の維持期間を長くすることができ、安定して、接続不良のない電子部品を製造することができる。
尚、電解めっき処理により銅層が埋め込まれる凹部（上記実施形態におけるビア孔）の幅が、例えば２００μｍ以下に狭化したり、或いは、深さが、例えば１０〜３０μｍというように大きくなると、ＲＦバイアスをかけずに酸素アッシング処理を行った場合、凹部の底部まで酸素ラジカルが入りにくく、凹部内部の有機樹脂層表面の親水化処理を十分に行うことができない場合がある。このような場合は、凹部内部まで酸素ラジカルが入り込むようにＲＦバイアスをかけることが望ましく、親水性効果の維持とあわせて、例えばＲＦバイアスを１０〜３０Ｗとしてもよい。
１０Ｗ以上とすることにより、ビア形成用の孔の幅が狭い、又は、深さが深い場合であっても、凹部の内部まで酸素ラジカルが入り、凹部内部の樹脂層表面の親水処理化を行うことができる。
また、ＲＦバイアスを１０Ｗよりも小さくすることにより、親水化効果の維持期間を長くすることができる。尚、本実施形態では、銅ビアの形成を例にあげて説明したが、銅配線の形成にも適用でき、この場合、電解めっき液が入り込む凹部の形状は溝形状となる。
上述の実施形態では、酸素アッシング処理工程において、圧力を７０Ｐａとしたがこれに限定されず、例えば１０〜１００Ｐａの範囲で処理を行ってもよい。この範囲では有機樹脂層表面の親水化における効果の差はなく、親水化効果が十分に得ることができた。圧力が１０Ｐａよりも小さいとラジカルの発生量が十分ではなく、１００Ｐａよりも大きいと基板へのラジカルの到達量が抑制される。
また、処理時間は３秒以上の範囲であってもよい。３秒よりも短いと十分な親水化処理が行えない。
また、マグネトロンのパワーは、５００〜１５００Ｗの範囲であってもよい。５００Ｗよりも小さいと、十分な親水化処理が行えない。上限値は装置構成上の上限値によって決定され、例えば１５００Ｗである。
また、ＲＦバイアスのパワーにおいては、上述の通り、ＲＦバイアスの印加の有無を問わず酸素アッシング処理により親水性化の効果を得ることができる。更に、ＲＦバイアスのパワーが小さいほど、親水性効果の維持を良好なものとすることができる。
酸素アッシング処理工程において、上述の実施形態では基板ステージ温度を２５℃に設定したが、これに限定されない。
図１１は、基板ステージ温度のみを変え、その他の処理条件は同じ処理条件にして酸素アッシングを行った半導体基板における有機樹脂層に電解めっき液が付着したときの接触角を示す図である。
図１１において、上述の製造方法に従ってＯ２／Ｎ２／ＣＦ４の混合ガスによるエッチング処理（Ｓ１０２）まで行った後の半導体基板を準備し、酸素アッシング処理時の基板ステージ温度のみを変え、その他の酸素アッシング条件は上述の酸素アッシング処理（Ｓ１０３）の製造方法と同様にして酸素アッシング処理を行った半導体基板を試料としている。尚、図１１における試料では、有機樹脂層の材料にＰＢＯではなくＤＯＷ社製の材料型式ＳＰＲ３０１２のi-line Photo resistを用いた。
図１１において、左から順に、酸素アッシング処理を行っていない半導体基板、酸素アッシング処理時の基板ステージ温度が５０℃の条件で処理した半導体基板、１００℃の条件で処理した半導体基板、１５０℃の条件で処理した半導体基板、２００℃の条件で処理した半導体基板、２５０℃の条件で処理した半導体基板、それぞれにおける有機樹脂層の表面に電解めっき液が付着したときの接触角を示す。
図１１に示すように、基板ステージ温度が何℃であっても、酸素アッシング処理を行うことにより、酸素アッシング処理を行わない場合と比較して、接触角が小さくなることが確認された。また、基板ステージ温度が１５０℃以下であれば接触角は２０°未満となり、１００℃以下であれば接触角は５°未満と更に小さくなり、５０℃以下であれば接触角は３未満とより一層小さくなることが確認された。このように酸素アッシング処理時の処理温度が低いほど、接触角が小さい有機樹脂層を得ることができる。
酸素アッシング処理工程において、基板ステージ温度を２５〜１５０℃とすることが望ましく、このような温度条件とすることにより、有機樹脂層の親水化処理を十分に行うことができ、後工程の電解めっき処理工程におけるビア孔への電解めっき液の入り込みを良好なものとすることができる。基板ステージ温度が１５０℃より低いと酸素ラジカルに曝されることによってＣ（炭素）とＯ（酸素）の結合ができる。基板ステージ温度が１５０℃よりも高いと、接触角が高くなり十分な親水化効果が得られない。また、処理対象物がチップを備えた基板である場合はチップの品質保持の観点から１５０°以下での処理が好ましい。
以上のように、本発明においては、フッ素を含む反応ガスを用いたエッチング処理後に酸素アッシング処理を行うことにより、有機樹脂層の表面を親水化することができ、後の電解めっき処理工程での電解めっき液のビア孔への入り込みを良好とすることができる。これにより、配線不良のない電子部品を得ることができる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。上記実施形態においては、再配線層における銅ビア形成工程を例にあげて説明したが、これに限定されない。有機樹脂層をマスクとして有機樹脂層に形成される凹部内に電解めっきにより第３の金属層が形成される製造方法であって、電解めっき処理工程よりも前の工程でフッ素を含む反応ガスを用いたプラズマ処理によって有機樹脂層表面が疎水性を呈する場合に適用できる。
１…半導体基板（基板）
２…銅層（第１の金属層）
３…チタン層（第２の金属層）
４…有機樹脂層（第１の凹部が形成される前の有機樹脂層）
５…ビア孔（第２の凹部）
６…ビア用銅層（第３の金属層）
２０…基板ステージ
４１…第１の凹部
４２…マスク

Claims (4)

  1. 基板上に第１の金属層を形成し、
    前記第１の金属層上に第２の金属層を形成し、
    前記第２の金属層上に有機樹脂層からなるマスクを形成し、
    前記第２の金属層を、前記マスクを介してフッ素を含む反応ガスを用いてプラズマエッチングして、前記有機樹脂層と前記第２の金属層との積層膜に凹部を形成し、
    前記凹部の内部表面を酸素アッシング処理し、
    前記酸素アッシング処理後、電解めっき処理により前記凹部内に第３の金属層を形成する
    電子部品の製造方法。
  2. 請求項１に記載の電子部品の製造方法であって、
    前記第２の金属層はチタンを含む
    電子部品の製造方法。
  3. 請求項１又は請求項２に記載の電子部品の製造方法であって、
    前記プラズマエッチングする工程は、酸素、窒素及び四フッ化炭素の混合ガスを前記反応ガスとして用いて行われる
    電子部品の製造方法。
  4. 請求項１から請求項３のいずれか１項に記載の電子部品の製造方法で
    あって、
    前記酸素アッシング処理する工程は、酸素ラジカルを主とする酸素プラズマを用いて行なわれる
    電子部品の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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JP2021009911A (ja) * 2019-07-01 2021-01-28 株式会社アルバック 電子部品の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196429A (ja) * 1990-11-28 1992-07-16 Nec Corp 半導体集積回路装置の製造方法
EP0877417A1 (en) 1997-05-09 1998-11-11 Lucent Technologies Inc. Method for fabrication of electrodes and other electrically-conductive structures
US6333560B1 (en) * 1999-01-14 2001-12-25 International Business Machines Corporation Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies
ATE277865T1 (de) 2000-01-31 2004-10-15 Diagnoswiss Sa Verfahren zur herstellung von mikrostrukturen mit verschiedenen oberflächeneigenschaften in einem multischichtkörper durch plasmaätzen
JP2002212779A (ja) * 2001-01-10 2002-07-31 Hitachi Ltd 表面処理方法およびそれを用いた薄膜磁気ヘッドの製造方法と薄膜磁気ヘッド
JP4050631B2 (ja) 2003-02-21 2008-02-20 株式会社ルネサステクノロジ 電子デバイスの製造方法
KR101064336B1 (ko) * 2003-10-08 2011-09-16 허니웰 인터내셔널 인코포레이티드 실릴화제를 이용한 저-ｋ 유전물질로의 손상 보수
JP5062558B2 (ja) * 2006-07-25 2012-10-31 Ｎｌｔテクノロジー株式会社 アクティブマトリクス基板の製造方法
CN101472406B (zh) 2007-12-25 2012-08-15 日本特殊陶业株式会社 布线基板的制造方法
WO2012176728A1 (ja) 2011-06-23 2012-12-27 旭化成株式会社 微細パタン形成用積層体及び微細パタン形成用積層体の製造方法
JP5783142B2 (ja) 2011-07-25 2015-09-24 信越化学工業株式会社 化学増幅ポジ型レジスト材料及びパターン形成方法
KR101338225B1 (ko) 2011-10-26 2013-12-10 주식회사 케이씨씨 메틸클로로실란의 직접합성법에서 부산물로 생성되는 고비점 잔류물의 재분배 방법
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KR102504833B1 (ko) * 2017-11-16 2023-03-02 삼성전자 주식회사 식각 가스 혼합물과 이를 이용한 패턴 형성 방법과 집적회로 소자의 제조 방법

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