JP2018195702A - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP2018195702A
JP2018195702A JP2017098311A JP2017098311A JP2018195702A JP 2018195702 A JP2018195702 A JP 2018195702A JP 2017098311 A JP2017098311 A JP 2017098311A JP 2017098311 A JP2017098311 A JP 2017098311A JP 2018195702 A JP2018195702 A JP 2018195702A
Authority
JP
Japan
Prior art keywords
layer
wiring
wiring layer
via hole
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017098311A
Other languages
English (en)
Other versions
JP6894289B2 (ja
JP2018195702A5 (ja
Inventor
洋一 西原
Yoichi Nishihara
洋一 西原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2017098311A priority Critical patent/JP6894289B2/ja
Priority to US15/978,500 priority patent/US10297540B2/en
Publication of JP2018195702A publication Critical patent/JP2018195702A/ja
Publication of JP2018195702A5 publication Critical patent/JP2018195702A5/ja
Application granted granted Critical
Publication of JP6894289B2 publication Critical patent/JP6894289B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4864Cleaning, e.g. removing of solder
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1432Central processing unit [CPU]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking
    • H01L2924/35121Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】感光性樹脂からビアホールを備えた絶縁層を形成する配線基板において、ビア接続の十分な密着強度を得ることを目的とする。【解決手段】第1配線層20と、第1配線層20の上に配置され、感光性樹脂30xから形成された絶縁層30と、絶縁層30に形成され、第1配線層20に到達するビアホールVH1と、ビアホールVH1内から絶縁層30の上に形成され、第1配線層20に接続された第2配線層22とを含み、ビアホールVH内の第1配線層20の表面が粗化面RSとなっている。【選択図】図17

Description

本発明は、配線基板及びその製造方法に関する。
従来、半導体チップなどの電子部品が搭載される配線基板がある。近年では、電子部品の高性能化に伴って、配線基板のさらなる高密度化及び多層化が進められている。
特開2000−244127号公報 特開2001−85846号公報
後述する予備的事項の欄で説明するように、微細な多層配線層を形成するために、フォトリソグラフィによって感光性樹脂層にビアホールを形成して層間絶縁層を得る方法が採用される。さらに、層間絶縁層の上にセミアディティブ法で配線層を形成する際に、スパッタ法によって薄膜のシード層が形成される。
この方法において、ビアホール内の樹脂スミアを一般的なデスミア処理で除去すると、感光性樹脂層から形成された層間絶縁層の表面が過度に粗れてしまう。また、デスミア処理を省略すると、ビア接続の十分な密着強度が得られない。
感光性樹脂からビアホールを備えた絶縁層を形成する配線基板及びその製造方法において、ビア接続の十分な密着強度が得ることを目的とする。
以下の開示の一観点によれば、第1配線層と、前記第1配線層の上に配置され、感光性樹脂から形成された絶縁層と、前記絶縁層に形成され、前記第1配線層に到達するビアホールと、前記ビアホール内から前記絶縁層の上に形成され、前記第1配線層に接続された第2配線層とを有し、前記ビアホール内の前記第1配線層の表面が粗化面となっている配線基板が提供される。
また、その開示の他の観点によれば、第1配線層の上に、感光性樹脂層を形成する工程と、前記感光性樹脂層を露光、現像することにより、前記第1配線層に到達するビアホールを備えた絶縁層を形成する工程と、前記ビアホール内の前記第1配線層の表面を粗化面にする工程と、前記ビアホール内から前記絶縁層の上に、前記第1配線層に接続される第2配線層を形成する工程とを有する配線基板の製造方法が提供される。
以下の開示によれば、配線基板では、配線層の上に、感光性樹脂から形成された絶縁層が形成されている。また、絶縁層に、第1配線層に到達するビアホールが形成されている。さらに、ビアホール内から絶縁層の上に、第1配線層に接続された第2配線層が形成されている。そして、ビアホール内の第1配線層の表面が粗化面となっている。
このように、感光性樹脂から絶縁層が形成される配線基板において、ビアホール内の第1配線層の表面を局所的に粗化面にしているため、アンカー効果によってビア接続の十分な密着強度が得られる。
一つの好適な態様では、ビアホール内の第1配線層の表面粗さ(Ra)は絶縁層の表面粗さ(Ra)よりも大きく、絶縁層の表面は平滑になっている。
さらに、一つの好適な態様では、第2配線層はセミアディティブ法で形成され、スパッタ法により薄膜のシード層が形成される。
これにより、セミアディティブ法で微細な第2配線層を形成する際に、シード層のエッチング時にオーバーエッチング量を減らせるため、パターン幅が細ったり、パターン飛びなどが発生することが防止される。
図1(a)〜(c)は予備的事項の配線基板の製造方法を示す断面図(その1)である。 図2(a)及び(b)は予備的事項の配線基板の製造方法を示す断面図(その2)である。 図3は予備的事項の比較例の配線基板の製造方法を示す断面図である。 図4は実施形態の配線基板の製造方法を示す断面図(その1)である。 図5は実施形態の配線基板の製造方法を示す断面図(その2)である。 図6は実施形態の配線基板の製造方法を示す断面図(その3)である。 図7は図6の第1ビアホール内の第1配線層の様子を示す部分拡大断面図である。 図8は実施形態の配線基板の製造方法を示す断面図(その4)である。 図9は図7の第1ビアホール内の第1配線層の表面をギ酸溶液で処理した後の様子を示す部分拡大断面図である。 図10は図7の第1ビアホール内の第1配線層の表面を硫酸ナトリウム溶液で処理した後の様子を示す部分拡大断面図(比較例)である。 図11は実施形態の配線基板の製造方法を示す断面図(その5)である。 図12(a)〜(c)は図12の第2配線層の形成方法を示す部分拡大断面図(その1)である。 図13(a)及び(b)は図12の第2配線層の形成方法を示す部分拡大断面図(その2)である。 図14は実施形態の配線基板の製造方法を示す断面図(その6)である。 図15は実施形態の配線基板の製造方法を示す断面図(その7)である。 図16は実施形態の配線基板の製造方法を示す断面図(その8)である。 図17は実施形態の配線基板を示す断面図である。 図18は実施形態の電子部品装置を示す断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
本実施形態の説明の前に、基礎となる予備的事項について説明する。予備的事項の記載は、発明者の個人的な検討内容であり、公知技術ではない新規な技術内容を含む。
図1〜図3は予備的事項の配線基板の製造方法を説明するための図である。予備的事項の配線基板の製造方法では、微細な多層配線層を形成するために、感光性樹脂から絶縁層を形成し、セミアディティブ法で配線層を形成する際にスパッタ法により薄膜のシード層を形成する。
図1(a)に示すように、まず、第1配線層200が形成された基板100を用意する。そして、基板100及び第1配線層200の上に感光性樹脂層300aを形成する。
さらに、図1(b)に示すように、フォトリソグラフィに基づいて、感光性樹脂層300aに対して露光、現像を行うことにより、第1配線層200に到達するビアホールVHを感光性樹脂層300aに形成する。その後に、加熱処理することにより、感光性樹脂層300aを硬化させて絶縁層300を得る。
このとき、ビアホールVH内には、樹脂スミア(樹脂の残渣)が残存しており、良好なビア接続を得るためには、樹脂スミアを除去する必要があることが想定される。
ここで、従来、感光性を有さない非感光性樹脂層を使用し、非感光性樹脂層をレーザ加工することにより、ビアホールを備えた絶縁層を形成する方法がある。この場合は、一般的に、ビアホールVH内に残存する樹脂スミアを除去するために、過マンガン酸カリウム溶液などを使用するデスミア処理が行われる。
本願発明者は、図1(b)の工程に後に、実験的に、ビアホールVH内をデスミア処理した。その結果、図1(c)に示すように、感光性樹脂層300aからなる絶縁層300は、アルカリ溶液(過マンガン酸カリウム溶液)に耐性がなく、絶縁層300の表面がデスミア処理によってかなり粗れてしまうことが分かった。
絶縁層300の上には、ビアホールVHを介して第1配線層200に接続される第2配線層が形成される。このため、絶縁層300の表面が過度に粗れると、絶縁層300の上に微細な第2配線層を信頼性よく形成することが困難になる。
そこで、本願発明者は、図1(b)の工程に後に、デスミア処理を省略できるかどうかを調査するための実験を行った。図2(a)に示すように、図1(b)の工程の後に、デスミア処理を省略し、ビアホールVH内及び絶縁層300の上にスパッタ法により、シード層400を形成した。シード層400としては、下から順に、厚みが30nmのチタン(Ti)層/厚みが200nmの銅(Cu)層を形成した。
さらに、電解めっきにより、シード層400上の全面に厚膜の銅めっき層500を形成して、シード層400及び銅めっき層500により第2配線層220を疑似的に形成した。このとき、ビアホールVHの直径は75μmである。
そして、第1配線層200とビアホールVH内の第2配線層220のシード層400とのビア接続の密着強度を確認するため、引き剥がし試験(QVP(Quick Via Pull test))を行った。その結果によれば、図2(b)に示すように、ビアホールVH内のシード層400が第1配線層200から剥離し、基板100内の歩留まりが0%であった。
図3には、比較例のサンプルが示されている。図3に示すように、比較例のサンプルでは、前述した非感光性樹脂層からなる絶縁層300にレーザ加工でビアホールVHを形成した。
さらに、ビアホールVH内をデスミア処理した後に、無電解めっきで銅からなるシード層400を形成し、シード層400上の全面に電解めっきで銅めっき層500を形成して、第2配線層220を疑似的に形成した。
比較例のサンプルに対して、同様な引き剥がし試験を行ったところ、ビアホールVH内のシード層400は第1配線層200から剥離せず、基板100内での歩留まりが97.6%〜99.9%と良好であった。
以上のように、感光性樹脂層300aからビアホールVHを備えた層間絶縁層300を形成する製造方法においても、ビアホールVH内の樹脂スミアを除去する処理が必要であることが分かった。
以下に説明する実施形態の配線基板の製造方法では、前述した課題を解消することができる。
本願発明者は、感光性樹脂から形成される絶縁層の表面が過度に粗れることなく、ビアホール内の樹脂スミアを除去でき、同時にビアホール内の第1配線層の表面を粗化できる製造方法を見出した。
(実施形態)
図4〜図16は実施形態の配線基板の製造方法を説明するための図、図17は実施形態の配線基板を示す図、図18は実施形態の電子部品装置を示す図である。
以下、配線基板の製造方法を説明しながら、配線基板及び電子部品装置の構造を説明する。
実施形態の配線基板の製造方法では、まず、図4に示すような構造のコア基板10を用意する。コア基板10は、絶縁材料から形成され、好適には、プリプレグから形成される。
プリプレグは、ガラス織布(ガラスクロス)、ガラス不織布又はアラミド繊維などにエポキシ樹脂などの樹脂を含侵させて形成される。半硬化状態のプリプレグを加熱処理して硬化させることにより、コア基板10が得られる。エポキシ樹脂の他に、ビスマレイミドトリアジン樹脂、又は、ポリイミド樹脂などの他の樹脂を使用してもよい。
コア基板10の両面側には第1配線層20がそれぞれ形成されている。コア基板10には厚み方向に貫通するスルーホールTHが形成されている。両面側の第1配線層20はスルーホールTH内に形成された貫通導体12によって相互接続されている。
あるいは、コア基板10のスルーホールTHの内壁にスルーホールめっき層が形成され、スルーホールTHの残りの孔の樹脂が充填されていてもよい。この場合は、両面側の第1配線層20はスルーホールめっき層によって相互接続される。
スルーホールTHはドリル又はレーザによって形成される。第1配線層20及び貫通導体12は、銅からなり、フォトリソグラフィ、めっき技術及びウェットエッチングなどを使用して形成される。
さらに、コア基板10の両面側の第1配線層20をギ酸溶液で処理することにより、第1配線層20の表面及び側面を粗化する。第1配線層20を粗化することにより、次の工程で形成される第1絶縁層が第1配線層20と密着性よく形成される。
あるいは、ギ酸溶液で処理する代わりに、シランカップリング系の有機被膜をコア基板10及び第1配線層20の上に形成してもよい。このような有機被膜は、分子内に有機材料と反応結合する官能基と、無機材料と反応結合する官能基とを含み、有機材料と無機材料を結合させる機能を有する。
これにより、有機被膜によって、第1配線層20(銅)とその上に形成される第1絶縁層(樹脂)とが密着性よく形成される。
有機被膜は、ディップコーティング又はスプレー処理によって形成され、その厚みは5nm〜1000nm程度である。
次いで、図5に示すように、コア基板10の両面側に第1配線層20を被覆する感光性樹脂層30aをそれぞれ形成する。感光性樹脂層30aの厚みは、例えば、5μm〜30μmである。感光性樹脂層30aとしては、エステル系、フェノール系、ポリイミド系、又はエポキシ系などがある。
また、感光性樹脂層30aの形成方法としては、樹脂フィルムを真空ラミネータ機などを用いたプレス処理よって積層してもよいし、あるいは、液状樹脂を塗布してもよい。液状樹脂を塗布する場合は、スピンコート、スプレーコート、スリットコート、又は印刷などによって行われる。
また、感光性樹脂層30aは、ネガ型を使用してもよいし、ポジ型を使用してもよい。ネガ型は、光照射された露光部分が架橋反応により溶解性から不溶解性に変質し、未露光部分が現像液で除去される。逆に、ポジ型は、光照射された露光部分がアルカリ不溶性から可溶性に化学変化し、現像液で除去される。本実施形態では、ネガ型の感光性樹脂層30aを使用する。
感光性樹脂層30aに対して、50℃〜100℃の低温側の温度で第1の加熱処理(プリペーク)を行うことにより、感光性樹脂層30a内の溶媒を除去する。これにより、感光性樹脂層30aがコア基板10及び第1配線層20の上に仮接着される。
次いで、図6に示すように、コア基板10の上面側の感光性樹脂層30aに対してフォトマスク(不図示)を介して紫外線を照射して露光する。さらに同様に、コア基板10の下面側の感光性樹脂層30aに対してフォトマスク(不図示)を介して紫外線を照射して露光する。
その後に、露光された感光性樹脂層30aを現像液で処理する。このとき、ネガ型の感光性樹脂層30aを使用する場合は、コア基板10の両面側の感光性樹脂層30aの未露光部分が現像液にそれぞれ溶解して除去される。これにより、両面側の感光性樹脂層30aに、第1配線層20に到達する第1ビアホールVH1がそれぞれ形成される。
ネガ型の感光性樹脂層30aを使用する場合は、現像液として、炭酸ナトリウム(炭酸ソーダ)や水酸化ナトリウム(苛性ソーダ)などの無機アルカリ溶液が使用される。また、ポジ型の場合は、現像液として、TMHA(テトラメチルアンモニウムハイドロオキサイド)などの有機アルカリ溶液が使用される。
感光性樹脂層30aは、光硬化に寄与する反応性官能基と、熱硬化に寄与する反応性官能基とを含み、光硬化及び熱硬化によって硬化する。
さらに、紫外線(UV)照射装置から紫外線を照射して光硬化部分を完全に硬化させる。その後に、熱風乾燥炉を使用し、120℃〜200℃の高温側の温度で第2の加熱処理(ポストベーク)を行うことにより、熱硬化部分を完全に硬化させる。
以上のように、感光性樹脂層30aを露光、現像することに基づいて、コア基板10及び第1配線層20の上に、第1配線層20に到達する第1ビアホールVH1を備えた第1絶縁層30が形成される。第1絶縁層30は、コア基板10の両面側にそれぞれ形成される。
第1ビアホールVH1の直径は、例えば、5μm〜15μm程度に設定される。また、第1ビアホールVH1のアスペクト比(高さ/直径)は1〜6に設定される。
感光性樹脂層30aから第1絶縁層30を形成することにより、非感光性樹脂層にレーザ加工でビアホールを形成する方法よりも、ビアホールの直径を小さくできると共に、ビアホールの配置を狭ピッチ化することができる。
予備的事項で説明したように、この時点では、第1ビアホールVH1内の第1配線層20の表面に樹脂スミア(樹脂の残渣)が残存している。このため、感光性樹脂層30aから形成された第1絶縁層30の表面を粗らすことなく、第1ビアホールVH1内の第1配線層20の表面に残存する樹脂スミアを除去する必要がある。
本願発明者は、ギ酸溶液を使用することにより、第1ビアホールVH1内の第1配線層20(銅)の表面を適度にエッチングして樹脂スミアを除去できると共に、感光性樹脂層30aから形成された第1絶縁層30の表面粗れが発生しないことを見出した。
また同時に、ギ酸溶液を使用することにより、第1ビアホールVH1内の第1配線層20(銅)の表面をエッチングする際に、凹凸が形成されて粗化面が得られる。
ギ酸溶液は、ギ酸を主成分して含んでいればよく、他の薬剤が添加されていてもよい。
図7は、ギ酸溶液で処理する前の図6の第1ビアホールVH1内の第1配線層20の様子を示す部分拡大断面図である。
図7に示すように、第1配線層20(銅層)は、方位の異なる多数の銅の結晶粒Cからなる集合体(多結晶体)である。そして、隣接する結晶粒Cの界面部分である粒界部Cxが表面から厚み方向に延びた状態になっている。
続いて、図8に示すように、図6の構造体の両面側の第1ビアホールVH1内及び第1絶縁層30の表面をギ酸溶液で処理する。ギ酸溶液での処理は、ワークを槽内の薬液に浸漬させるディップ処理、又はワークに薬液をスプレーで吹き付けるスプレー処理によって行われる。
図9は、ギ酸溶液で処理した後の図7の第1ビアホールVH1内の第1配線層20の様子を示す部分断面図である。
図9に示すように、図7の第1ビアホールVH1内の第1配線層20の表面をギ酸溶液でエッチングする際に、銅層の結晶粒Cの本体部分よりも粒界部Cxの方がエッチングレートがかなり高くなる特性がある。
このため、銅層の多数の結晶粒Cの粒界部Cxが表面から厚み方向にエッチンングされることで、第1配線層20(銅層)の表面に微細な凹凸が形成されて粗化面RSとなる。このとき、第1ビアホールVH1内の第1配線層20の粗化面RSの表面粗さ(Ra)は、30nm〜600nm、好適には、100nmに設定される。
ギ酸溶液での第1配線層20の表面からのエッチング深さ(凹部の深さ)は、第1配線層20の厚みの5%〜40%に設定され、例えば、0.1μm〜2.0μmに設定される。第1配線層20の厚みは、例えば、2μm〜5μmである。
前述した図4の工程で、第1配線層20の表面及び側面の全体をギ酸溶液で粗化する場合は、第1ビアホールVH1内の第1配線層20の表面がギ酸溶液によって2回エッチングされることになる。この場合は、2回のギ酸溶液の処理によって第1ビアホールVH1内の第1配線層20の表面に所望の深さの凹部が形成されるように、各処理条件が調整される。
これにより、第1ビアホールVH1内の第1配線層20の表面に残存する樹脂スミアが第1配線層20をエッチングする際に同時に除去される。また、第1ビアホールVH1内の第1配線層20の表面が粗化面RSとなるため、アンカー効果によって第2配線層のシード層を密着性よく形成することができる。
第1ビアホールVH1内の第1配線層20の表面粗さ(Ra)は、第1ビアホールVH1以外の領域の第1配線層20の表面粗さ(Ra)よりも大きくなる。
このようにして、第1配線層20の粗化面RSには、銅層の表面から厚み方向に、銅層の結晶粒Cの粒界部Cxに沿って設けられた隙間によって凹凸が形成されている。
前述した図4の工程で、ギ酸溶液で第1配線層20を粗化する場合は、第1ビアホールVH1内の第1配線層20の表面はギ酸溶液によって2回エッチングされるため、第1配線層20の他の領域よりも表面粗さ(Ra)が大きくなる。
また、前述した図4の工程で、シランカップリング系の有機被膜を形成する場合は、第1ビアホールVH1以外の領域の第1配線層20はギ酸溶液で全くエッチングされない。
この場合は、第1ビアホールVH1以外の領域の第1配線層20の表面は、粗化処理されていない電解銅めっき層の表面であり、その表面粗さ(Ra)は1nm以上30nm未満である。
またこのとき、感光性樹脂層30aから形成された第1絶縁層30の表面は、ギ酸溶液ではほとんどエッチングされず、表面粗れは発生しない。ギ酸溶液で処理された第1絶縁層30(樹脂)の表面粗さ(Ra)は1nm以上30nm未満であり、ギ酸溶液で処理される前の表面粗さ(Ra)とほとんど同じである。また、第1ビアホールVH1の内壁面にも、ギ酸溶液による表面粗れは発生しない。
以上のように、ギ酸溶液で処理することにより、第1絶縁層30に表面粗れが発生することなく、第1ビアホールVH1内の第1配線層20の表面の樹脂スミアを除去できると共に、第1配線層20の接続部を粗化面RSとすることができる。
図10には、比較例として、前述した図7の第1ビアホールVH1内の第1配線層20の表面を硫酸ナトリウム溶液でソフトエッチングした後の様子が示されている。
前述したように、非感光性樹脂層をレーザ加工してビアホールを形成する方法では、ビアホール内の配線層の表面の樹脂スミアをデスミア処理で除去する。しかし、デスミア処理だけでは樹脂スミアが取り切れないため、デスミア処理を行った後に、さらに硫酸ナトリウム溶液でビアホール内の配線層の表面をエッチンングして樹脂スミアを完全に除去している。
図10に示すように、硫酸ナトリウム溶液で第1ビアホールVH1内の第1配線層20の表面をエッチンングする際は、銅層の結晶粒Cの本体部分と粒界部Cxとの間でエッチングレートがほぼ同じである。
このため、硫酸ナトリウム溶液でエッチングした後の第1配線層20の表面は、凹凸が形成されず、滑らかな曲面となる。
このように、本実施形態と違って、硫酸ナトリウム溶液を使用する場合は、第1ビアホールVH1内の第1配線層20の表面をエッチングして樹脂スミアを除去できるが、第1配線層20の表面にアンカー効果が得るための凹凸が形成されない。
なお、過マンガン酸カリウム溶液などを使用するデスミア処理は、樹脂スミアを除去できるが、配線層(銅層)はほとんどエッチングされない。よって、デスミア処理を行った後に、硫酸ナトリウム溶液でエッチングするとしても、第1ビアホールVH1内の第1配線層20の表面に前述した図9で説明したような凹凸は形成されず、粗化面は得られない。
次いで、図11に示すように、コア基板10の両面側の第1絶縁層30の上に第2配線層22を形成する。第2配線層22は、第1ビアホールVH1内のビア導体VC1を介して第1配線層20に接続される。
図12及び図13を参照して、第2配線層22の形成方法を詳しく説明する。図12及び図13には、図11のAの領域に対応する部分が拡大されて部分的に示されている。第2配線層22は、セミアディティブ法によって形成される。
図12(a)に示すように、まず、スパッタ法により、第1ビアホールVH1内及び第1絶縁層30の上にシード層22aを形成する。
スパッタ法では、チャンバ内に真空中で不活性ガスを導入し、ターゲットに高電圧を印加して放電させる。そして、イオンを加速させてターゲットに衝突させることで、ターゲットの材料の原子をたたき出し、基板に付着させて成膜する。
シード層22aは、下から順に、チタン(Ti)層/銅(Cu)層の積層膜から形成される。Ti層の厚みは30nmであり、Cu層の厚みは200nm〜500nmである。
スパッタ法で形成されるCu層は第1絶縁層30(樹脂)との密着性が悪い。このため、第1絶縁層30(樹脂)との密着性が良好であるチタン(Ti)層、ニッケル(Ni)層、クロム(Cr)層、又はそれらの少なくとも一つを含む合金層が第1絶縁層30(樹脂)と銅層との間に密着層として形成される。
さらに、図12(b)に示すように、第2配線層22が配置される領域に開口部13aが設けられためっきレジスト層13をシード層22aの上に形成する。めっきレジスト層13の開口部13aは、フォトリソグラフィに基づいて露光、現像を行うことにより形成される。
めっきレジスト層13の形成は、ドライフィルムレジストを貼付してもよいし、あるいは、液状レジストを塗布してもよい。
次いで、図12(c)に示すように、シード層22aをめっき給電経路に利用する電解めっきにより、第1ビアホールVH1及びめっきレジスト層13の開口部13aを埋め込むように金属めっき層22bを形成する。金属めっき層22bは銅などから形成される。
続いて、図13(a)に示すように、めっきレジスト層13を除去する。その後に、図13(b)に示すように、金属めっき層22bをマスクにしてシード層22aをエッチングする。
以上により、シード層22a及び金属めっき層22bから第2配線層22が形成される。
前述したように、第1ビアホールVH1内をギ酸溶液で処理することにより、樹脂スミアが除去されると共に、第1ビアホールVH1内の第1配線層20の表面が適度な粗化面RSとなっている。
このため、アンカー効果により、第1ビアホールVH1内の第1配線層20の上に第2配線層22のシード層22aが密着性よく形成される。
よって、前述した予備的事項のように、第2配線層22の引き剥がし試験を行うと、第1ビアホールVH1内の第2配線層22のシード層22aが第1配線層20から剥離することなく、ビア接続の十分な密着強度が得られる。
さらに、第1ビアホールVH1内の第1配線層20の表面に樹脂スミアが残存しないため、第2配線層22が第1ビアホールVH1内の第1配線層20に信頼性よく接続される。
特に、多面取りの大型のコア基板10を使用する際に、多層配線層のビア接続の歩留まりが良好になるため、配線基板の低コスト化を図ることができる。
また、前述したように、第1ビアホールVH1内をギ酸溶液で処理する際に、感光性樹脂層30aから形成される第1絶縁層30の表面粗れは発生せず、第1絶縁層30の表面は平滑になっている。
さらに、前述したように、第2配線層22のシード層22aは、スパッタ法で形成される際に密着層としてTi層、Ni層、又はCr層などが形成される。このため、第1絶縁層30の平滑な表面にシード層22aを密着性よく形成することができる。
また、第2配線層22のシード層22aはスパッタ法で形成されるため、無電解めっきで形成する場合よりも薄膜で形成することができる。このため、セミアディティブ法でシード層22aをエッチングする際に、エッチング量が少なくなるため、シード層22aのパターンのアンダーカット形状が抑制される共に、金属めっき層22bの細りも低減される。
しかも、第1絶縁層30の表面は平滑になっているため、セミアディティブ法でシード層22aをエッチングする際に、オーバーエッチング量を減らすことができる。
このため、微細な第2配線層22を形成する際に、第2配線層22のパターン幅が細ったり、パターン飛びなどが発生することが防止される。
これにより、例えば、厚みが2μm〜5μmで、ライン(幅):スペース(間隔)が2μm:2μmの微細な第2配線層22を信頼性よく高い歩留まりで形成することができる。
本実施形態と違って、第1絶縁層30(樹脂)の表面がデスミア処理によって粗化されて凹凸が形成されると、配線間の電気ショートの発生を防止するため、凹部に埋め込まれたシード層22aを完全に除去する必要がある。
このため、シード層をエッチングする際のオーバーエッチング量を多くする必要があり、微細な配線層を形成する際に、パターン幅が細ったり、パターン飛びなどが発生しやすい。
前述したように、本実施形態では、第1ビアホールVH1はフォトリソグラフィで形成されるため、第1ビアホールVH1を狭ピッチで配置することができる。
また、上記したように、第2配線層22は、スパッタ法で形成された薄膜のシード層22aを使用するセミアディティブ法によって形成されるため、微細パターンで形成することができる。
よって、微細な配線層を高密度で形成できるため、高性能な半導体チップの接続端子に対応する狭ピッチのバンプ電極を配置することができる。
次いで、図14に示すように、前述した図5及び図6の第1絶縁層30の形成方法と同様な方法により、コア基板10の両面側の第1絶縁層30及び第2配線層22の上に第2絶縁層32をそれぞれ形成する。
両面側の第2絶縁層32は、第2配線層22に到達する第2ビアホールVH2を備えて形成される。
さらに、前述した図8及び図9の工程と同様な方法により、第2ビアホールVH2内をギ酸溶液で処理して、樹脂スミアを除去すると共に、第2ビアホールVH2内の第2配線層22の表面を粗化面にする。
続いて、図15に示すように、前述した図12〜図13の第2配線層22の形成方法と同様な方法により、コア基板10の両面側の第2絶縁層32の上に第3配線層24をそれぞれ形成する。両面側の第3配線層24は、第2ビアホールVH2内のビア導体VC2を介して第2配線層22に接続される。
次いで、図16に示すように、コア基板10の両面側の第2絶縁層32の上に、第3配線層24の上に開口部34aが設けられたソルダレジスト層34をそれぞれ形成する。
さらに、必要に応じて、ソルダレジスト層34の開口部34a内の第3配線層24に、ニッケル(Ni)めっき層/金(Au)めっき層などからなるコンタクト層(不図示)を形成してもよい。
次いで、図17に示すように、コア基板10の上面側のソルダレジスト層34の開口部34aに第3配線層24に接続されるバンプ電極26を形成する。バンプ電極26は、例えば、はんだボールやはんだめっきなどから形成される。
以上により、実施形態の配線基板1が得られる。
図17に示すように、実施形態の配線基板1は、前述した図4で説明した構造を有するコア基板10を備えている。コア基板10の両面側には第1配線層20がそれぞれ形成されている。両面側の第1配線層20は、コア基板10を貫通するスルーホールTH内に形成された貫通導体12を介して相互接続されている。
コア基板10の両面側には、第1配線層20に到達する第1ビアホールVH1を備えた第1絶縁層30がそれぞれ形成されている。第1ビアホールVH1を備えた第1絶縁層30は、フォトリソグラフィに基づいて、感光性樹脂層30aを露光、現像することにより形成される。
図17の部分拡大断面図に示すように、コア基板10の両面側において、第1ビアホールVH1内の第1配線層20の表面は粗化面RSとなっている。第1配線層20の粗化面RSの表面粗さ(Ra)は、30nm〜600nm、好適には、100nmに設定されている。
また、図17の部分拡大平面図に示すように、第1ビアホールVH1以外の領域の第1配線層20(斜線領域)の表面粗さ(Ra)は、1nm以上30nm未満である。このように、第1ビアホールVH1内の第1配線層20の表面粗さ(Ra)は、第1ビアホールVH1以外の領域の第1配線層20(斜線領域)の表面粗さ(Ra)よりも大きく設定されている。
図17の断面図では、図17の部分拡大平面図の第1配線層20のパッドPの部分が示されている。
また、コア基板10の両面側において、第1絶縁層30の表面USは粗化されておらず、平滑になっており、第1絶縁層30の表面粗さ(Ra)は、1nm以上30nm未満である。図17において、コア基板10の上面側の第1絶縁層30の表面USは「上面」であり、コア基板10の下面側の第1絶縁層30の表面は「下面」である。
このように、第1ビアホールVH1内の第1配線層20の表面粗さ(Ra)は、第1絶縁層30の表面粗さ(Ra)よりも大きく設定されている。
また、コア基板10の両面側の第1絶縁層30の上に第2配線層22がそれぞれ形成されている。第2配線層22は、第1ビアホールVH1内から第2絶縁層32の上に形成され、第1配線層20に接続されている。
第2配線層22は、第1ビアホールVH1内のビア導体VC1を介して第1配線層20に接続されている。
図17の部分拡大断面図に示すように、第2配線層22は、シード層22aとその上に配置された金属めっき層22bとにより形成される。第2配線層22のシード層22aが第1配線層20の粗化面RSの凹凸に埋め込まれて形成されている。
これにより、第1配線層20の粗化面RSによるアンカー効果によって第2配線層22aが第1配線層20に密着性よく形成されている。
さらに、第2配線層22のシード層22aはスパッタ法によって形成されるスパッタ膜である。シード層22aは、下から順に、チタン(Ti)層/銅(Cu)層から形成されている。スパッタ法で形成されるCu層は、第1絶縁層30(樹脂)と密着性が悪いため、Ti層が密着層として形成される。
第1絶縁層30(樹脂)と密着性の良好な金属層としては、チタン(Ti)層の他に、ニッケル(Ni)層、クロム(Cr)層、又はそれらの少なくとも一つを含む合金層を使用してもよい。
このため、第2配線層22は、第1絶縁層30の平滑な表面に密着性よく形成されている。
また、コア基板10の両面側の第1絶縁層30の上に、第2配線層22に到達する第2第2ビアホールVH2を備えた第2絶縁層32がそれぞれ形成されている。
さらに、両面側の第2絶縁層32の上に第3配線層24がそれぞれ形成されている。両面側の第3配線層24は、第2ビアホールVH2内のビア導体VC2を介して第2配線層22に接続されている。
第2ビアホールVH2内のビア接続の構造は、前述した第1ビアホールVH1内のビア接続の構造と同じである。また同様に、第2ビアホールVH2内の第2配線層22の表面粗さ(Ra)は、第2絶縁層32及び第2ビアホールVH2以外の領域の第2配線層22の各表面粗さ(Ra)よりも大きく設定されている。
また、コア基板10の両面側の第2絶縁層32の上に、第3配線層24の上に開口部34aが設けられたソルダレジスト層34がそれぞれ形成されている。
そして、コア基板10の上面側のソルダレジスト層34の開口部34aに第3配線層24に接続されたバンプ電極26が形成されている。
コア基板10の下面側のソルダレジスト層34の開口部34aに配置された第3配線層24が外部接続端子が形成されるパッドとなっている。
以上にように、本実施形態の配線基板1では、第1、第2ビアホールVH1,VH2はフォトリソグラフィで形成されるため、第1、第2ビアホールVH1,VH2を狭ピッチで配置することができる。
また、第2、第3配線層22,24は、スパッタ法で形成された薄膜のシード層22aを使用するセミアディティブ法によって形成されるため、微細パターンで形成することができる。
よって、微細な第2、第3配線層22,24を高密度で形成できるため、高性能な半導体チップの接続端子に対応する狭ピッチのバンプ電極26を配置することができる。
なお、図17では、コア基板10の両面側に3層の多層配線層(第1〜第3配線層20,22,24)をそれぞれ形成しているが、多層配線層の積層数は任意に設定することができる。
また、本発明は、各種の配線基板に適用することができ、例えば、コア基板を省略したコアレス基板に適用してもよい。
また、多層配線層のうちの設計ルールの緩い層については、前述したように、非感光性樹脂層をレーザ加工してビアホールを備えた絶縁層を形成してもよい。この場合は、ビアホール内の樹脂スミアをデスミア処理で除去した後に、無電解めっきでシード層を形成する。
次に、図17の配線基板1を使用する電子部品装置について説明する。図18に示すように、接続端子42を備えた半導体チップ40を用意する。そして、半導体チップ40の接続端子42を配線基板1のバンプ電極26にフリップチップ接続する。
さらに、配線基板1と半導体チップ40との間にアンダーフィル樹脂44を充填する。半導体チップ50は、電子部品の一例であり、例えばCPUなどのLSIチップである。
また、コア基板10の下面側のソルダレジスト層34の開口部34aに第3配線層24に接続される外部接続端子Tが形成される。外部接続端子Tは、例えば、はんだボールを搭載することにより形成される。以上により、実施形態の電子部品装置2が得られる。
前述したように、本実施形態の配線基板1のバンプ電極26は狭ピッチで配置できるため、高性能な端子密度の高い半導体チップ40の搭載に対応することができる。
1…配線基板、2…電子部品装置、10…コア基板、12…貫通導体、13…めっきレジスト層、13a,34a…開口部、20…第1配線層、22…第2配線層、22a…シード層、22b…金属めっき層、24…第3配線層、26…バンプ電極、30…第1絶縁層、30a…感光性樹脂層、32…第2絶縁層、34…ソルダレジスト層、40…半導体チップ、42…接続端子、44…アンダーフィル樹脂、C…結晶粒、Cx…粒界部、RS…粗化面、T…外部接続端子、TH…スルーホール、VH1…第1ビアホール、VH2…第2ビアホール。

Claims (10)

  1. 第1配線層と、
    前記第1配線層の上に配置され、感光性樹脂から形成された絶縁層と、
    前記絶縁層に形成され、前記第1配線層に到達するビアホールと、
    前記ビアホール内から前記絶縁層の上に形成され、前記第1配線層に接続された第2配線層と
    を有し、
    前記ビアホール内の前記第1配線層の表面が粗化面となっていることを特徴とする配線基板。
  2. 前記第1配線層の粗化面の表面粗さ(Ra)は、前記絶縁層の表面粗さ(Ra)及び前記ビアホール以外の領域の前記第1配線層の表面粗さ(Ra)よりも大きいことを特徴とする請求項1に記載の配線基板。
  3. 前記第2配線層は、シード層と、前記シード層の上に形成された金属めっき層とにより形成され、前記シード層がスパッタ膜であることを特徴とする請求項1又は2に記載の配線基板。
  4. 前記第1配線層の粗化面の表面粗さ(Ra)は30nm〜600nmであり、前記絶縁層及び前記ビアホール以外の領域の前記第1配線層の各表面粗さ(Ra)は30nm未満であることを特徴とする請求項2に記載の配線基板。
  5. 前記第1配線層は銅層からなり、
    前記第1配線層の粗化面には、前記銅層の表面から厚み方向に、前記銅層の結晶粒の粒界部に沿って設けられた隙間によって凹凸が形成されていることを特徴とする請求項1乃至4のいずれか一項に記載の配線基板。
  6. 第1配線層の上に、感光性樹脂層を形成する工程と、
    前記感光性樹脂層を露光、現像することにより、前記第1配線層に到達するビアホールを備えた絶縁層を形成する工程と、
    前記ビアホール内の前記第1配線層の表面を粗化面にする工程と、
    前記ビアホール内から前記絶縁層の上に、前記第1配線層に接続される第2配線層を形成する工程と
    を有することを特徴とする配線基板の製造方法。
  7. 前記第1配線層の表面を粗化面にする工程において、
    前記ビアホール内及び絶縁層の表面をギ酸溶液で処理して、前記第1配線層の表面を粗化面にし、
    前記第1配線層の粗化面の表面粗さ(Ra)は、前記絶縁層の表面粗さ(Ra)及び前記ビアホール以外の領域の前記第1配線層の表面粗さ(Ra)よりも大きく設定されることを特徴とする請求項6に記載の配線基板の製造方法。
  8. 前記第2配線層を形成する工程は、
    前記ビアホール内及び前記絶縁層の表面に、スパッタ法によりシード層を形成する工程と、
    前記シード層の上に、開口部が設けられためっきレジスト層を形成する工程と、
    前記シード層をめっき給電経路に利用する電解めっきにより、前記めっきレジスト層の開口部に金属めっき層を形成する工程と、
    前記めっきレジスト層を除去する工程と、
    前記金属めっき層をマスクにして前記シード層を除去する工程とを含むことを特徴とする請求項6又は7に記載の配線基板の製造方法。
  9. 前記第1配線層の粗化面の表面粗さ(Ra)は30nm〜600nmであり、前記絶縁層及び前記ビアホール以外の領域の前記第1配線層の各表面粗さ(Ra)は30nm未満であることを特徴とする請求項7に記載の配線基板の製造方法。
  10. 前記第1配線層は銅層からなり、
    前記第1配線層の表面を粗化面にする工程において、
    前記ギ酸溶液によって、前記銅層の結晶粒の粒界部が表面から厚み方向にエッチングされて凹凸が形成されることを特徴とする請求項6乃至9のいずれか一項に記載の配線基板の製造方法。
JP2017098311A 2017-05-17 2017-05-17 配線基板及びその製造方法 Active JP6894289B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017098311A JP6894289B2 (ja) 2017-05-17 2017-05-17 配線基板及びその製造方法
US15/978,500 US10297540B2 (en) 2017-05-17 2018-05-14 Wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017098311A JP6894289B2 (ja) 2017-05-17 2017-05-17 配線基板及びその製造方法

Publications (3)

Publication Number Publication Date
JP2018195702A true JP2018195702A (ja) 2018-12-06
JP2018195702A5 JP2018195702A5 (ja) 2020-01-30
JP6894289B2 JP6894289B2 (ja) 2021-06-30

Family

ID=64271965

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017098311A Active JP6894289B2 (ja) 2017-05-17 2017-05-17 配線基板及びその製造方法

Country Status (2)

Country Link
US (1) US10297540B2 (ja)
JP (1) JP6894289B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102145204B1 (ko) * 2018-08-30 2020-08-18 삼성전자주식회사 반도체 패키지
KR102543186B1 (ko) * 2018-11-23 2023-06-14 삼성전자주식회사 반도체 패키지
JP7261567B2 (ja) * 2018-11-26 2023-04-20 株式会社Screenホールディングス 基板処理方法および基板処理装置
KR20200067453A (ko) * 2018-12-04 2020-06-12 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243277A (ja) * 1998-02-26 1999-09-07 Ibiden Co Ltd フィルドビア構造を有する多層プリント配線板
JP2003188541A (ja) * 2001-12-19 2003-07-04 Kyocera Corp 配線基板の製造方法
JP2005033231A (ja) * 1998-12-24 2005-02-03 Ngk Spark Plug Co Ltd 配線基板および配線基板の製造方法
JP2016033967A (ja) * 2014-07-31 2016-03-10 新光電気工業株式会社 支持体、配線基板及びその製造方法、半導体パッケージの製造方法
JP2016104868A (ja) * 2015-12-21 2016-06-09 日立化成株式会社 接着フィルム、該接着フィルムを用いた多層プリント配線板、及び該多層プリント配線板の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1168361C (zh) * 1998-02-26 2004-09-22 揖斐电株式会社 具有充填导电孔构造的多层印刷布线板
JP2000244127A (ja) 1998-12-24 2000-09-08 Ngk Spark Plug Co Ltd 配線基板および配線基板の製造方法
US6674017B1 (en) 1998-12-24 2004-01-06 Ngk Spark Plug Co., Ltd. Multilayer-wiring substrate and method for fabricating same
JP2001085846A (ja) 1999-09-16 2001-03-30 Ngk Spark Plug Co Ltd 配線基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243277A (ja) * 1998-02-26 1999-09-07 Ibiden Co Ltd フィルドビア構造を有する多層プリント配線板
JP2005033231A (ja) * 1998-12-24 2005-02-03 Ngk Spark Plug Co Ltd 配線基板および配線基板の製造方法
JP2003188541A (ja) * 2001-12-19 2003-07-04 Kyocera Corp 配線基板の製造方法
JP2016033967A (ja) * 2014-07-31 2016-03-10 新光電気工業株式会社 支持体、配線基板及びその製造方法、半導体パッケージの製造方法
JP2016104868A (ja) * 2015-12-21 2016-06-09 日立化成株式会社 接着フィルム、該接着フィルムを用いた多層プリント配線板、及び該多層プリント配線板の製造方法

Also Published As

Publication number Publication date
US20180337117A1 (en) 2018-11-22
JP6894289B2 (ja) 2021-06-30
US10297540B2 (en) 2019-05-21

Similar Documents

Publication Publication Date Title
US7802361B2 (en) Method for manufacturing the BGA package board
CA2462130C (en) Multi-layer wiring board, ic package, and method of manufacturing multi-layer wiring board
JP4481854B2 (ja) ウィンドウを備えたボールグリッドアレイ基板およびその製造方法
US10297540B2 (en) Wiring substrate
TWI392428B (zh) Method for manufacturing double sided flexible printed wiring board
JP2007109902A (ja) 多層プリント配線板の製造方法およびそれに用いる感光性ドライフィルム
JP2009295850A (ja) 多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージ
JP2003023252A (ja) 多層プリント配線板
JP5191074B2 (ja) 多層プリント配線板
JP2003023251A (ja) 多層プリント配線板
JP4707273B2 (ja) 多層プリント配線板の製造方法
JP4797407B2 (ja) 配線基板の製造方法、半導体チップ搭載基板の製造方法及び半導体パッケージの製造方法
JP2002271040A (ja) 多層プリント配線板の製造方法
JP2002204057A (ja) 多層プリント配線板の製造方法および多層プリント配線板
JP4698046B2 (ja) 多層プリント配線板
JP2004158521A (ja) 多層印刷配線板及びその製造方法並びに半導体装置
JP4817516B2 (ja) 多層プリント配線板
JP2013021374A (ja) 多層プリント配線板
JP2016004975A (ja) 積層回路基板の製造方法
JP4748889B2 (ja) 多層プリント配線板の製造方法
JP4180192B2 (ja) 多層プリント配線基板の製造方法
JP2018137252A (ja) 多層プリント配線板及びその製造方法
KR100645642B1 (ko) 고밀도 bga 패키지 기판 및 그 제조방법
JP2001024322A (ja) プリント配線板およびその製造方法
JP2002134891A (ja) プリント配線板の製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210525

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210603

R150 Certificate of patent or registration of utility model

Ref document number: 6894289

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150