JP2003197742A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ショート不良が生じず、高速で動作可能な半
導体装置を提供する。 【解決手段】 素子（３０）が形成された半導体基板
（２４）と、前記半導体基板上に形成され、３以下の比
誘電率を有する低誘電率絶縁膜（１４）中に埋め込まれ
たプラグ（１９ａ）および配線層（１９ｂ）とを具備す
る半導体装置である。前記低誘電率絶縁膜とプラグの間
には、前記プラグ側面に接触して、ヤング率が１５ＧＰ
ａ以上の高ヤング率絶縁膜（１６）が配設されることを
特徴とする。
導体装置を提供する。 【解決手段】 素子（３０）が形成された半導体基板
（２４）と、前記半導体基板上に形成され、３以下の比
誘電率を有する低誘電率絶縁膜（１４）中に埋め込まれ
たプラグ（１９ａ）および配線層（１９ｂ）とを具備す
る半導体装置である。前記低誘電率絶縁膜とプラグの間
には、前記プラグ側面に接触して、ヤング率が１５ＧＰ
ａ以上の高ヤング率絶縁膜（１６）が配設されることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、低誘電率層間絶縁
膜を用いた多層配線構造を有する半導体装置、およびそ
の製造方法に関する。
膜を用いた多層配線構造を有する半導体装置、およびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの動作を高速化するため
に、３以下の低い比誘電率を有する材料が層間絶縁膜と
して使用されている。このような低誘電率絶縁膜は、一
般にヤング率が１０ＧＰａ前後からそれ以下と低い。配
線材料として用いられるＣｕの線膨張係数は約１６ｐｐ
ｍと大きいが、Ｃｕ配線を形成する場合には、ＴａやＴ
ｉといった高融点金属やその化合物からなるバリアメタ
ル層が、層間絶縁膜との間に形成される。バリアメタル
の線膨張係数は１０ｐｐｍ以下とＣｕと比較して小さい
ため、アニールやシンターといった高温プロセス中に、
Ｃｕとの線膨張係数差に起因して、バリアメタル層には
大きな熱応力が生じてしまう。
に、３以下の低い比誘電率を有する材料が層間絶縁膜と
して使用されている。このような低誘電率絶縁膜は、一
般にヤング率が１０ＧＰａ前後からそれ以下と低い。配
線材料として用いられるＣｕの線膨張係数は約１６ｐｐ
ｍと大きいが、Ｃｕ配線を形成する場合には、ＴａやＴ
ｉといった高融点金属やその化合物からなるバリアメタ
ル層が、層間絶縁膜との間に形成される。バリアメタル
の線膨張係数は１０ｐｐｍ以下とＣｕと比較して小さい
ため、アニールやシンターといった高温プロセス中に、
Ｃｕとの線膨張係数差に起因して、バリアメタル層には
大きな熱応力が生じてしまう。
【０００３】低誘電率絶縁膜のヤング率が十分に大きけ
れば、Ｃｕの熱膨張を抑制して、バリアメタル層にかか
る応力を抑えることが可能である。しかしながら、上述
したように、低誘電率絶縁膜のヤング率は１０ＧＰａ前
後からそれ以下と小さい。このため、バリアメタル層に
かかる熱応力は大きくなり、その熱応力に起因して低誘
電率絶縁膜にクラックが発生する。
れば、Ｃｕの熱膨張を抑制して、バリアメタル層にかか
る応力を抑えることが可能である。しかしながら、上述
したように、低誘電率絶縁膜のヤング率は１０ＧＰａ前
後からそれ以下と小さい。このため、バリアメタル層に
かかる熱応力は大きくなり、その熱応力に起因して低誘
電率絶縁膜にクラックが発生する。
【０００４】こうしたクラックの発生が最も起こりやす
いのが、ビアホール周辺である。図１４を参照して、従
来の半導体装置の配線構造におけるこの問題について説
明する。
いのが、ビアホール周辺である。図１４を参照して、従
来の半導体装置の配線構造におけるこの問題について説
明する。
【０００５】まず、図１４（ａ）に示すように、低誘電
率絶縁膜１ａと破壊強度の高いキャップ絶縁膜１ｂとの
積層構造からなる絶縁膜１を半導体基板２４上に形成
し、その中にバリアメタル層９を介して下部配線層２を
埋め込み形成する。さらに、エッチングストッパー絶縁
膜３、低誘電率絶縁膜４、および破壊強度の高いキャッ
プ絶縁膜５を順次形成する。次に、図１４（ｂ）に示す
ように、下部配線層２に接続するビアホール６および配
線溝７を、絶縁膜３、４および５にＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工により形成す
る。このとき、低誘電率絶縁膜４の表面はＲＩＥにより
ダメージを受けて、破壊強度の小さいダメージ層８が形
成される。
率絶縁膜１ａと破壊強度の高いキャップ絶縁膜１ｂとの
積層構造からなる絶縁膜１を半導体基板２４上に形成
し、その中にバリアメタル層９を介して下部配線層２を
埋め込み形成する。さらに、エッチングストッパー絶縁
膜３、低誘電率絶縁膜４、および破壊強度の高いキャッ
プ絶縁膜５を順次形成する。次に、図１４（ｂ）に示す
ように、下部配線層２に接続するビアホール６および配
線溝７を、絶縁膜３、４および５にＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）加工により形成す
る。このとき、低誘電率絶縁膜４の表面はＲＩＥにより
ダメージを受けて、破壊強度の小さいダメージ層８が形
成される。
【０００６】続いて、図１４（ｃ）に示すように、バリ
アメタルをスパッタリングによりビアホール６および配
線溝７の全面に堆積する。ビアホール６の側壁部に形成
されるバリアメタル層９は、配線溝７側壁、配線溝７お
よびビアホール６底面に比べると膜厚が薄い。続いて、
Ｃｕ等の導電性材料１０を堆積した後、アニールが行な
われる。高温でのアニール中には、線膨張係数差による
引張り応力がバリアメタル層９に働く。
アメタルをスパッタリングによりビアホール６および配
線溝７の全面に堆積する。ビアホール６の側壁部に形成
されるバリアメタル層９は、配線溝７側壁、配線溝７お
よびビアホール６底面に比べると膜厚が薄い。続いて、
Ｃｕ等の導電性材料１０を堆積した後、アニールが行な
われる。高温でのアニール中には、線膨張係数差による
引張り応力がバリアメタル層９に働く。
【０００７】特に、ビアホール６側壁部ではバリアメタ
ル層９の膜厚が薄いため、この引張り応力によってバリ
アメタル層９にクラックが生じるおそれがある。バリア
メタル層９に接して存在しているダメージ層８の破壊強
度が低く、バリアメタル層９で生じたクラックは、ダメ
ージ層８を経て低誘電率絶縁膜４内にまで進展すること
がある。その結果、高温で圧縮応力状態にあるＣｕ等の
導電性材料１０が、クラックによる亀裂に突出すること
に起因して、ショート不良が発生することになる。
ル層９の膜厚が薄いため、この引張り応力によってバリ
アメタル層９にクラックが生じるおそれがある。バリア
メタル層９に接して存在しているダメージ層８の破壊強
度が低く、バリアメタル層９で生じたクラックは、ダメ
ージ層８を経て低誘電率絶縁膜４内にまで進展すること
がある。その結果、高温で圧縮応力状態にあるＣｕ等の
導電性材料１０が、クラックによる亀裂に突出すること
に起因して、ショート不良が発生することになる。
【０００８】
【発明が解決しようとする課題】そこで本発明は、ショ
ート不良が生じず、高速で動作可能な半導体装置および
その製造方法を提供すること目的とする。
ート不良が生じず、高速で動作可能な半導体装置および
その製造方法を提供すること目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、素子が形成された半導体基板と、前記半
導体基板上に形成された３以下の比誘電率を有する低誘
電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプ
ラグおよび配線層と、前記低誘電率絶縁膜と前記プラグ
の間で前記プラグ側面に接して形成されたヤング率が１
５ＧＰａ以上の高ヤング率絶縁膜とを具備することを特
徴とする半導体装置を提供する。
に、本発明は、素子が形成された半導体基板と、前記半
導体基板上に形成された３以下の比誘電率を有する低誘
電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプ
ラグおよび配線層と、前記低誘電率絶縁膜と前記プラグ
の間で前記プラグ側面に接して形成されたヤング率が１
５ＧＰａ以上の高ヤング率絶縁膜とを具備することを特
徴とする半導体装置を提供する。
【００１０】また本発明は、素子が形成された半導体基
板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に３以下の比誘電率を有する低誘電率
絶縁膜を形成する工程と、前記低誘電率絶縁膜にビアホ
ールを形成する工程と、前記ビアホールの側面に、１５
ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を形成
する工程と、側面に前記高ヤング率絶縁膜が形成された
ビアホールを有する前記低誘電率絶縁膜に配線溝を形成
する工程と、前記下部配線層と電気的に接続するよう
に、前記ビアホールおよび配線溝が形成された前記低誘
電率絶縁膜の全面にバリアメタルおよび導電性材料を順
次堆積する工程と、前記低誘電率絶縁膜上の前記バリア
メタルおよび前記導電性材料を除去して、表面にバリア
メタル層を有するプラグおよび上部配線層を、前記ビア
ホール内および前記配線溝内にそれぞれ形成する工程と
を具備することを特徴とする半導体装置の製造方法を提
供する。
板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に３以下の比誘電率を有する低誘電率
絶縁膜を形成する工程と、前記低誘電率絶縁膜にビアホ
ールを形成する工程と、前記ビアホールの側面に、１５
ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を形成
する工程と、側面に前記高ヤング率絶縁膜が形成された
ビアホールを有する前記低誘電率絶縁膜に配線溝を形成
する工程と、前記下部配線層と電気的に接続するよう
に、前記ビアホールおよび配線溝が形成された前記低誘
電率絶縁膜の全面にバリアメタルおよび導電性材料を順
次堆積する工程と、前記低誘電率絶縁膜上の前記バリア
メタルおよび前記導電性材料を除去して、表面にバリア
メタル層を有するプラグおよび上部配線層を、前記ビア
ホール内および前記配線溝内にそれぞれ形成する工程と
を具備することを特徴とする半導体装置の製造方法を提
供する。
【００１１】さらに本発明は、素子が形成された半導体
基板上に、絶縁膜を介して下部配線層を形成する工程
と、前記下部配線層上に３以下の比誘電率を有する低誘
電率絶縁膜を形成する工程と、前記低誘電率絶縁膜にビ
アホールおよび配線溝を形成する工程と、前記ビアホー
ルおよび配線溝が形成された前記低誘電率絶縁膜の表面
に、Ｔａ、Ｔｉ、Ｎｂ、およびＡｌからなる群から選択
される少なくとも１種の金属を含む金属酸化物からな
り、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁
膜を形成する工程と、前記下部配線層と電気的に接続す
るように、前記高ヤング率絶縁膜が形成された前記低誘
電率絶縁膜の全面に導電性材料を堆積する工程と、前記
低誘電率絶縁膜上の前記導電性材料を除去して、前記ビ
アホール内および前記配線溝内にプラグおよび上部配線
層をそれぞれ形成する工程とを具備することを特徴とす
る半導体装置の製造方法を提供する。
基板上に、絶縁膜を介して下部配線層を形成する工程
と、前記下部配線層上に３以下の比誘電率を有する低誘
電率絶縁膜を形成する工程と、前記低誘電率絶縁膜にビ
アホールおよび配線溝を形成する工程と、前記ビアホー
ルおよび配線溝が形成された前記低誘電率絶縁膜の表面
に、Ｔａ、Ｔｉ、Ｎｂ、およびＡｌからなる群から選択
される少なくとも１種の金属を含む金属酸化物からな
り、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁
膜を形成する工程と、前記下部配線層と電気的に接続す
るように、前記高ヤング率絶縁膜が形成された前記低誘
電率絶縁膜の全面に導電性材料を堆積する工程と、前記
低誘電率絶縁膜上の前記導電性材料を除去して、前記ビ
アホール内および前記配線溝内にプラグおよび上部配線
層をそれぞれ形成する工程とを具備することを特徴とす
る半導体装置の製造方法を提供する。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１３】（実施例１）図１は、本発明の実施例１に
係る半導体装置における配線構造を示す断面図である。
係る半導体装置における配線構造を示す断面図である。
【００１４】図示するように、半導体基板２４上には、
バリアメタル層１８を介して下部配線層１２が埋め込み
形成された絶縁層１１が設けられている。絶縁層１１
は、以下に説明するような低誘電率絶縁膜１１ａと、シ
リコン酸化膜、シリコン窒化膜、シリコン炭化膜などの
破壊強度が高くキャップ層として機能する高強度絶縁膜
１１ｂとの積層構造から形成されているが、単層で形成
することもできる。絶縁層１１上には、エッチングスト
ッパー層として作用するシリコン窒化膜１３（比誘電率
＝７．０、ヤング率＝１００ＧＰａ）および低誘電率絶
縁膜１４が順次形成される。低誘電率絶縁膜１４として
は、例えば、ＳｉＯ（ＣＨ3）x（比誘電率＝２．５、ヤ
ング率＝１０ＧＰａ以下）を用いることができる。ま
た、ハイドロジェンシルセスキオキサン、カーボン含有
ＳｉＯ2膜（ＳｉＯＣ）、多孔質シリカ膜、高分子膜、
アモルファスカーボン膜（Ｆドープ）等を用いて低誘電
率絶縁膜１４を形成してもよい。これらの材料のヤング
率は、いずれも１０ＧＰａ以下程度である。
バリアメタル層１８を介して下部配線層１２が埋め込み
形成された絶縁層１１が設けられている。絶縁層１１
は、以下に説明するような低誘電率絶縁膜１１ａと、シ
リコン酸化膜、シリコン窒化膜、シリコン炭化膜などの
破壊強度が高くキャップ層として機能する高強度絶縁膜
１１ｂとの積層構造から形成されているが、単層で形成
することもできる。絶縁層１１上には、エッチングスト
ッパー層として作用するシリコン窒化膜１３（比誘電率
＝７．０、ヤング率＝１００ＧＰａ）および低誘電率絶
縁膜１４が順次形成される。低誘電率絶縁膜１４として
は、例えば、ＳｉＯ（ＣＨ3）x（比誘電率＝２．５、ヤ
ング率＝１０ＧＰａ以下）を用いることができる。ま
た、ハイドロジェンシルセスキオキサン、カーボン含有
ＳｉＯ2膜（ＳｉＯＣ）、多孔質シリカ膜、高分子膜、
アモルファスカーボン膜（Ｆドープ）等を用いて低誘電
率絶縁膜１４を形成してもよい。これらの材料のヤング
率は、いずれも１０ＧＰａ以下程度である。
【００１５】低誘電率絶縁膜１４には、上部配線層１９
ｂが埋め込み形成され、この上部配線層１９ｂはプラグ
１９ａにより下部配線層１２に接続されている。なお、
上部配線層１９ｂおよびプラグ１９ａは、その表面にバ
リアメタル層１８を有している。バリアメタル層１８
は、Ｔａ、Ｔｉ、Ｎｂ、それらを含む合金、それらの化
合物、またはそれらの積層膜から構成することができ
る。また、上部配線層１９ｂおよびプラグ１９ａといっ
た導電材料層１９は、Ｃｕ、Ａｌまたはそれらを含む合
金から構成することができる。
ｂが埋め込み形成され、この上部配線層１９ｂはプラグ
１９ａにより下部配線層１２に接続されている。なお、
上部配線層１９ｂおよびプラグ１９ａは、その表面にバ
リアメタル層１８を有している。バリアメタル層１８
は、Ｔａ、Ｔｉ、Ｎｂ、それらを含む合金、それらの化
合物、またはそれらの積層膜から構成することができ
る。また、上部配線層１９ｂおよびプラグ１９ａといっ
た導電材料層１９は、Ｃｕ、Ａｌまたはそれらを含む合
金から構成することができる。
【００１６】プラグ１９ａ側面のバリアメタル層１８と
低誘電率層間絶縁膜１４との間には、ヤング率１５ＧＰ
ａ以上の高ヤング率絶縁膜１６が形成されている。高ヤ
ング率絶縁膜１６としては、例えば、シリコン酸化膜
（比誘電率＝４．０、ヤング率＝６０ＧＰａ）、シリコ
ン窒化膜（比誘電率＝７．０、ヤング率＝１００ＧＰ
ａ）を用いることができる。さらに、シリコン酸窒化膜
（比誘電率＝４．０〜５．０、ヤング率＝８０〜１００
ＧＰａ）、シリコン炭窒化膜（比誘電率＝４．０〜５．
０、ヤング率＝１００ＧＰａ）を用いてもよい。
低誘電率層間絶縁膜１４との間には、ヤング率１５ＧＰ
ａ以上の高ヤング率絶縁膜１６が形成されている。高ヤ
ング率絶縁膜１６としては、例えば、シリコン酸化膜
（比誘電率＝４．０、ヤング率＝６０ＧＰａ）、シリコ
ン窒化膜（比誘電率＝７．０、ヤング率＝１００ＧＰ
ａ）を用いることができる。さらに、シリコン酸窒化膜
（比誘電率＝４．０〜５．０、ヤング率＝８０〜１００
ＧＰａ）、シリコン炭窒化膜（比誘電率＝４．０〜５．
０、ヤング率＝１００ＧＰａ）を用いてもよい。
【００１７】ここで、図２のグラフに、ビア側壁のバリ
アメタル層に働く応力のシミュレーションによる計算結
果を示す。バリアメタル層に接する絶縁層のヤング率が
１５ＧＰａ未満になると、バリアメタル層に働く応力が
急激に増加することが図２のグラフに表わされている。
この応力集中によって、バリアメタル層にクラックが生
じる。
アメタル層に働く応力のシミュレーションによる計算結
果を示す。バリアメタル層に接する絶縁層のヤング率が
１５ＧＰａ未満になると、バリアメタル層に働く応力が
急激に増加することが図２のグラフに表わされている。
この応力集中によって、バリアメタル層にクラックが生
じる。
【００１８】そこで、本発明の実施の形態においては、
１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を
ビアホールの側面に設けることによって、バリアメタル
層での応力の増加を防止することを可能にした。しか
も、高ヤング率絶縁膜は高い破壊強度を有しているの
で、仮にバリアメタル層でクラックが発生したところ
で、このクラックが低誘電率絶縁膜まで進展することは
避けられる。
１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を
ビアホールの側面に設けることによって、バリアメタル
層での応力の増加を防止することを可能にした。しか
も、高ヤング率絶縁膜は高い破壊強度を有しているの
で、仮にバリアメタル層でクラックが発生したところ
で、このクラックが低誘電率絶縁膜まで進展することは
避けられる。
【００１９】ビアホールの側面に形成される高ヤング率
絶縁膜の膜厚は、少なくとも１ｎｍであればその効果を
顕著に発揮することができる。ただし、過剰に厚く形成
された場合には、層間絶縁膜の誘電率の上昇という不都
合を生じるおそれがあるので、その上限は１００ｎｍ程
度にとどめることが望まれる。
絶縁膜の膜厚は、少なくとも１ｎｍであればその効果を
顕著に発揮することができる。ただし、過剰に厚く形成
された場合には、層間絶縁膜の誘電率の上昇という不都
合を生じるおそれがあるので、その上限は１００ｎｍ程
度にとどめることが望まれる。
【００２０】なお、図１に示される配線構造において
は、前述と同様の高ヤング率絶縁膜１６は、低誘電率絶
縁膜１４上にも形成されてキャップ層として機能する。
こうした高ヤング率絶縁膜１６および上部配線層１９ｂ
上には、シリコン窒化膜２０が配設される。
は、前述と同様の高ヤング率絶縁膜１６は、低誘電率絶
縁膜１４上にも形成されてキャップ層として機能する。
こうした高ヤング率絶縁膜１６および上部配線層１９ｂ
上には、シリコン窒化膜２０が配設される。
【００２１】図３（ａ）〜（ｅ）を参照して、図１に示
した配線構造の形成方法を説明する。
した配線構造の形成方法を説明する。
【００２２】まず、図３（ａ）に示すように、半導体基
板２４上に、低誘電率絶縁膜１１ａおよび高強度絶縁層
１１ｂを順次堆積して絶縁膜１１を形成し、表面にバリ
アメタル層１８を有する下部配線層１２を絶縁膜１１に
埋め込み形成する。さらに、エッチングストッパー膜と
して作用するシリコン窒化膜１３をプラズマＣＶＤ法に
より形成した後、例えばＳｉＯ（ＣＨ3）xを用いて低誘
電率絶縁膜１４をスピン塗布法により形成する。
板２４上に、低誘電率絶縁膜１１ａおよび高強度絶縁層
１１ｂを順次堆積して絶縁膜１１を形成し、表面にバリ
アメタル層１８を有する下部配線層１２を絶縁膜１１に
埋め込み形成する。さらに、エッチングストッパー膜と
して作用するシリコン窒化膜１３をプラズマＣＶＤ法に
より形成した後、例えばＳｉＯ（ＣＨ3）xを用いて低誘
電率絶縁膜１４をスピン塗布法により形成する。
【００２３】次に、図３（ｂ）に示すように、低誘電率
絶縁膜１４にビアホール１５をＲＩＥ加工によって形成
する。このとき、低誘電率絶縁膜１４表面にはＲＩＥに
よるダメージ層２１が形成される。
絶縁膜１４にビアホール１５をＲＩＥ加工によって形成
する。このとき、低誘電率絶縁膜１４表面にはＲＩＥに
よるダメージ層２１が形成される。
【００２４】こうして生じたダメージ層２１を、フッ酸
を用いたウェットエッチングにより除去した後、ビアホ
ール１５が形成された低誘電率絶縁膜１４の全面に、図
３（ｃ）に示すように、高ヤング率絶縁膜１６としての
シリコン酸化膜をプラズマＣＶＤ法により形成する。こ
こで形成されたシリコン酸化膜は、ヤング率６０ＧＰ
ａ、膜厚５０ｎｍである。
を用いたウェットエッチングにより除去した後、ビアホ
ール１５が形成された低誘電率絶縁膜１４の全面に、図
３（ｃ）に示すように、高ヤング率絶縁膜１６としての
シリコン酸化膜をプラズマＣＶＤ法により形成する。こ
こで形成されたシリコン酸化膜は、ヤング率６０ＧＰ
ａ、膜厚５０ｎｍである。
【００２５】さらに、図３（ｄ）に示すように、低誘電
率絶縁膜１４および高ヤング率絶縁膜１６のビアホール
１５を含む領域に、配線溝１７をＲＩＥ加工により形成
する。配線溝１７のＲＩＥ加工によって、ビアホール１
５底部の高ヤング率絶縁膜１６は除去されるが、低誘電
率絶縁膜１４上の高ヤング率絶縁膜１６はそのまま残
り、これはキャップ層として機能する。配線溝１７の側
壁および底面の低誘電率絶縁膜１４表面には、ＲＩＥに
よるダメージ層２１が生じるが、これは特に問題となら
ない。その後、ビアホール１５底部のシリコン窒化膜１
３をＲＩＥにより除去して、下部配線層１２の表面を露
出させる。
率絶縁膜１４および高ヤング率絶縁膜１６のビアホール
１５を含む領域に、配線溝１７をＲＩＥ加工により形成
する。配線溝１７のＲＩＥ加工によって、ビアホール１
５底部の高ヤング率絶縁膜１６は除去されるが、低誘電
率絶縁膜１４上の高ヤング率絶縁膜１６はそのまま残
り、これはキャップ層として機能する。配線溝１７の側
壁および底面の低誘電率絶縁膜１４表面には、ＲＩＥに
よるダメージ層２１が生じるが、これは特に問題となら
ない。その後、ビアホール１５底部のシリコン窒化膜１
３をＲＩＥにより除去して、下部配線層１２の表面を露
出させる。
【００２６】次に、図３（ｅ）に示すように、全面にＴ
ａ、Ｔｉ、Ｎｂ、ＴａＮ、ＴｉＮ、ＮｂＮのいずれか、
あるいは２種類以上を含む積層膜を１５０℃程度で堆積
して、バリアメタル層１８を形成する。さらに、めっき
のシードとなるＣｕを堆積した後、導電材料としてのＣ
ｕをめっき法により堆積して、ビアホール１５および配
線溝１７の内部に導電材料層１９を埋め込む。その後、
フォーミングガス中で４００℃程度のアニールを行な
う。
ａ、Ｔｉ、Ｎｂ、ＴａＮ、ＴｉＮ、ＮｂＮのいずれか、
あるいは２種類以上を含む積層膜を１５０℃程度で堆積
して、バリアメタル層１８を形成する。さらに、めっき
のシードとなるＣｕを堆積した後、導電材料としてのＣ
ｕをめっき法により堆積して、ビアホール１５および配
線溝１７の内部に導電材料層１９を埋め込む。その後、
フォーミングガス中で４００℃程度のアニールを行な
う。
【００２７】最後に、低誘電率絶縁膜１４上の配線溝１
７以外の領域に堆積されたバリアメタル層１８および導
電材料層１９をＣＭＰ法により除去し、プラズマＣＶＤ
法を用いてシリコン窒化膜２０を全面に形成することに
よって、図１に示した配線構造が得られる。
７以外の領域に堆積されたバリアメタル層１８および導
電材料層１９をＣＭＰ法により除去し、プラズマＣＶＤ
法を用いてシリコン窒化膜２０を全面に形成することに
よって、図１に示した配線構造が得られる。
【００２８】こうして形成された配線構造を有する半導
体装置の一部を図４に示す。図示する半導体装置におけ
る半導体基板２４には、素子分離絶縁膜３２に囲まれた
領域にソース・ドレイン領域３１ａ、３１ｂが離間して
形成され、その間にゲート絶縁膜３３を介してゲート電
極３４が形成されている。こうして能動素子３０が形成
された半導体基板２４上に、図１に示したものと同様の
配線構造が設けられている。
体装置の一部を図４に示す。図示する半導体装置におけ
る半導体基板２４には、素子分離絶縁膜３２に囲まれた
領域にソース・ドレイン領域３１ａ、３１ｂが離間して
形成され、その間にゲート絶縁膜３３を介してゲート電
極３４が形成されている。こうして能動素子３０が形成
された半導体基板２４上に、図１に示したものと同様の
配線構造が設けられている。
【００２９】図４に示す半導体装置の配線構造において
は、すでに説明したように、最もクラックの発生しやす
いビア側壁部分は、ヤング率が１５ＧＰａ以上の高ヤン
グ率絶縁膜１６によって覆われている。このため、バリ
アメタル層１８にかかる熱応力が抑制される。しかも、
ダメージ層は除去されているので、破壊強度の低い領域
はビア側壁部分には存在しない。このビア側壁部分に形
成された高ヤング率絶縁膜１６は、上述したように高い
破壊強度を有することに起因して、アニールやその後の
シンター工程を経ても、低誘電率絶縁膜１４にクラック
が発生することはなかった。
は、すでに説明したように、最もクラックの発生しやす
いビア側壁部分は、ヤング率が１５ＧＰａ以上の高ヤン
グ率絶縁膜１６によって覆われている。このため、バリ
アメタル層１８にかかる熱応力が抑制される。しかも、
ダメージ層は除去されているので、破壊強度の低い領域
はビア側壁部分には存在しない。このビア側壁部分に形
成された高ヤング率絶縁膜１６は、上述したように高い
破壊強度を有することに起因して、アニールやその後の
シンター工程を経ても、低誘電率絶縁膜１４にクラック
が発生することはなかった。
【００３０】（実施例２）図５（ａ）〜（ｆ）は、本発
明の実施例２に係る半導体装置の配線構造の形成方法を
示す断面図である。
明の実施例２に係る半導体装置の配線構造の形成方法を
示す断面図である。
【００３１】まず、前述の実施例１と同様の手法によ
り、絶縁膜１１に埋め込まれた下部配線層１２、エッチ
ングストッパー膜として作用するシリコン窒化膜１３、
および低誘電率絶縁膜１４を、図５（ａ）に示すように
半導体基板２４上に順次形成する。
り、絶縁膜１１に埋め込まれた下部配線層１２、エッチ
ングストッパー膜として作用するシリコン窒化膜１３、
および低誘電率絶縁膜１４を、図５（ａ）に示すように
半導体基板２４上に順次形成する。
【００３２】次に、図５（ｂ）に示すように、レジスト
パターン２２をエッチングマスクとしたＲＩＥ加工によ
り、ビアホール１５を低誘電率絶縁膜１４に形成する。
低誘電率絶縁膜１４表面には、ＲＩＥによるダメージ層
２１が形成される。
パターン２２をエッチングマスクとしたＲＩＥ加工によ
り、ビアホール１５を低誘電率絶縁膜１４に形成する。
低誘電率絶縁膜１４表面には、ＲＩＥによるダメージ層
２１が形成される。
【００３３】レジストパターン２２を除去する前に、図
５（ｃ）に示すように、１５ＧＰａ以上のヤング率を有
する高ヤング率絶縁膜１６をプラズマＣＶＤ法により全
面に形成する。高ヤング率絶縁膜１６としては、すでに
説明したようにシリコン酸化膜あるいはシリコン窒化膜
を用いることができる。高ヤング率絶縁膜１６を形成す
る前に、低誘電率絶縁膜１４表面のダメージ層２１を実
施例１で説明したような手法により除去してもよい。
５（ｃ）に示すように、１５ＧＰａ以上のヤング率を有
する高ヤング率絶縁膜１６をプラズマＣＶＤ法により全
面に形成する。高ヤング率絶縁膜１６としては、すでに
説明したようにシリコン酸化膜あるいはシリコン窒化膜
を用いることができる。高ヤング率絶縁膜１６を形成す
る前に、低誘電率絶縁膜１４表面のダメージ層２１を実
施例１で説明したような手法により除去してもよい。
【００３４】レジストパターン２２およびその上に形成
された高ヤング率絶縁膜１６を図５（ｄ）に示すように
リフトオフにより除去した後、図５（ｅ）に示すよう
に、低誘電率絶縁膜１４に配線溝１７をＲＩＥ加工によ
り形成する。配線溝１７の側壁および底面の低誘電率絶
縁膜１４には、ＲＩＥによるダメージ層２１が形成され
るが、これは問題にはならない。その後、ビアホール１
５底部のシリコン窒化膜１３をＲＩＥにより除去して、
下部配線層１２の表面を露出させる。
された高ヤング率絶縁膜１６を図５（ｄ）に示すように
リフトオフにより除去した後、図５（ｅ）に示すよう
に、低誘電率絶縁膜１４に配線溝１７をＲＩＥ加工によ
り形成する。配線溝１７の側壁および底面の低誘電率絶
縁膜１４には、ＲＩＥによるダメージ層２１が形成され
るが、これは問題にはならない。その後、ビアホール１
５底部のシリコン窒化膜１３をＲＩＥにより除去して、
下部配線層１２の表面を露出させる。
【００３５】さらに、実施例１の場合と同様の手法によ
り、ビアホール１５および配線溝１７内にバリアメタル
層１８および導電材料層１９を埋め込んだ後、シリコン
窒化膜２０を全面に形成することによって、図５（ｆ）
に示すような配線構造が得られる。
り、ビアホール１５および配線溝１７内にバリアメタル
層１８および導電材料層１９を埋め込んだ後、シリコン
窒化膜２０を全面に形成することによって、図５（ｆ）
に示すような配線構造が得られる。
【００３６】こうして形成された配線構造を有する半導
体装置においては、最もクラックの発生しやすいビア側
壁部分は、ヤング率が１５ＧＰａ以上の高ヤング率絶縁
膜１６によって覆われている。このため、バリアメタル
層１８にかかる熱応力が抑制される。しかも、高ヤング
率絶縁膜１６は破壊強度が高いため、アニールやその後
のシンター工程を経ても、低誘電率絶縁膜１４にクラッ
クが発生することはなかった。
体装置においては、最もクラックの発生しやすいビア側
壁部分は、ヤング率が１５ＧＰａ以上の高ヤング率絶縁
膜１６によって覆われている。このため、バリアメタル
層１８にかかる熱応力が抑制される。しかも、高ヤング
率絶縁膜１６は破壊強度が高いため、アニールやその後
のシンター工程を経ても、低誘電率絶縁膜１４にクラッ
クが発生することはなかった。
【００３７】（実施例３）図６に、実施例３に係る半導
体装置における配線構造の断面図を示す。
体装置における配線構造の断面図を示す。
【００３８】図示する配線構造においては、半導体基板
２４上には下部配線層１２が埋め込み形成され、低誘電
率絶縁膜１１ａと高強度絶縁膜１１ｂとの積層構造から
なる絶縁層１１が設けられている、この絶縁層１１上に
は、エッチングストッパー層としてのシリコン窒化膜１
３（比誘電率＝７．０、ヤング率＝１００ＧＰａ）およ
び低誘電率絶縁膜１４が順次形成される。低誘電率絶縁
膜１４としては、例えば、ＳｉＯ（ＣＨ3）x（比誘電率
＝２．５、ヤング率＝１０ＧＰａ以下）を用いることが
できる。さらに、ハイドロジェンシルセスキオキサン、
カーボン含有ＳｉＯ2膜（ＳｉＯＣ）、および多孔質シ
リカといった酸化物系の材料を用いて本実施例における
低誘電率絶縁膜１４を形成してもよい。
２４上には下部配線層１２が埋め込み形成され、低誘電
率絶縁膜１１ａと高強度絶縁膜１１ｂとの積層構造から
なる絶縁層１１が設けられている、この絶縁層１１上に
は、エッチングストッパー層としてのシリコン窒化膜１
３（比誘電率＝７．０、ヤング率＝１００ＧＰａ）およ
び低誘電率絶縁膜１４が順次形成される。低誘電率絶縁
膜１４としては、例えば、ＳｉＯ（ＣＨ3）x（比誘電率
＝２．５、ヤング率＝１０ＧＰａ以下）を用いることが
できる。さらに、ハイドロジェンシルセスキオキサン、
カーボン含有ＳｉＯ2膜（ＳｉＯＣ）、および多孔質シ
リカといった酸化物系の材料を用いて本実施例における
低誘電率絶縁膜１４を形成してもよい。
【００３９】低誘電率絶縁膜１４には、上部配線層１９
ｂが埋め込み形成され、この上部配線層１９ｂはプラグ
１９ａにより下部配線層１２に接続されている。なお、
上部配線層１９ｂおよびプラグ１９ａは、その表面にバ
リアメタル層１８を有している。低誘電率絶縁膜１４と
バリアメタル層１８との界面には、金属酸化物層からな
る１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜
２３’が形成されている。
ｂが埋め込み形成され、この上部配線層１９ｂはプラグ
１９ａにより下部配線層１２に接続されている。なお、
上部配線層１９ｂおよびプラグ１９ａは、その表面にバ
リアメタル層１８を有している。低誘電率絶縁膜１４と
バリアメタル層１８との界面には、金属酸化物層からな
る１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜
２３’が形成されている。
【００４０】高ヤング率絶縁膜２３’として用いられる
金属酸化物層は、Ｔａ、Ｔｉ、Ｎｂ、およびＡｌからな
る群から選択される少なくとも１種の金属を含有する酸
化物である。この金属酸化物層は、以下に説明するよう
に、高温でスパッタ成膜することにより、あるいは金属
膜を形成した後アニールを施すことによって形成するこ
とができる。こうした金属を含有する酸化物層は、１０
０〜２００ＧＰａ程度の高いヤング率を有しているた
め、ビアホールの側面に設けることによってバリアメタ
ル層の応力の増加を防止することができる。しかも、こ
こで形成される金属酸化物層は、シリコン酸化膜やシリ
コン窒化膜と同様に高い破壊強度を有しているので、仮
にバリアメタル層１８でクラックが発生したところで、
このクラックが低誘電率絶縁膜１４まで進展することは
避けられる。
金属酸化物層は、Ｔａ、Ｔｉ、Ｎｂ、およびＡｌからな
る群から選択される少なくとも１種の金属を含有する酸
化物である。この金属酸化物層は、以下に説明するよう
に、高温でスパッタ成膜することにより、あるいは金属
膜を形成した後アニールを施すことによって形成するこ
とができる。こうした金属を含有する酸化物層は、１０
０〜２００ＧＰａ程度の高いヤング率を有しているた
め、ビアホールの側面に設けることによってバリアメタ
ル層の応力の増加を防止することができる。しかも、こ
こで形成される金属酸化物層は、シリコン酸化膜やシリ
コン窒化膜と同様に高い破壊強度を有しているので、仮
にバリアメタル層１８でクラックが発生したところで、
このクラックが低誘電率絶縁膜１４まで進展することは
避けられる。
【００４１】すでに説明したような理由から、金属酸化
物からなる高ヤング率絶縁膜２３’の膜厚は１ｎｍ以上
１００ｎｍ以下とすることが望まれる。
物からなる高ヤング率絶縁膜２３’の膜厚は１ｎｍ以上
１００ｎｍ以下とすることが望まれる。
【００４２】図６に示される配線構造においては、低誘
電率絶縁膜１４上にはシリコン酸化膜２５およびシリコ
ン窒化膜２０が配設される。
電率絶縁膜１４上にはシリコン酸化膜２５およびシリコ
ン窒化膜２０が配設される。
【００４３】図７（ａ）〜（ｅ）を参照して、図６に示
した配線構造の形成方法を説明する。
した配線構造の形成方法を説明する。
【００４４】まず、実施例１と同様の手法により、図７
（ａ）に示すように、絶縁膜１１に埋め込まれた配線層
１２、エッチングストッパーとして作用するシリコン窒
化膜１３、および低誘電率絶縁膜１４を形成する。低誘
電率絶縁膜１４上には、キャップ層として作用するシリ
コン酸化膜２５をプラズマＣＶＤ法により形成する。
（ａ）に示すように、絶縁膜１１に埋め込まれた配線層
１２、エッチングストッパーとして作用するシリコン窒
化膜１３、および低誘電率絶縁膜１４を形成する。低誘
電率絶縁膜１４上には、キャップ層として作用するシリ
コン酸化膜２５をプラズマＣＶＤ法により形成する。
【００４５】次に、シリコン窒化膜１３、低誘電率絶縁
膜１４およびシリコン酸化膜２５を含む絶縁層に、図７
（ｂ）に示すように、下部配線層１２に接続するビアホ
ール１５および配線溝１７をＲＩＥ加工により形成す
る。このとき、低誘電率絶縁膜１４の表面には、ＲＩＥ
によるダメージ層２１が形成される。
膜１４およびシリコン酸化膜２５を含む絶縁層に、図７
（ｂ）に示すように、下部配線層１２に接続するビアホ
ール１５および配線溝１７をＲＩＥ加工により形成す
る。このとき、低誘電率絶縁膜１４の表面には、ＲＩＥ
によるダメージ層２１が形成される。
【００４６】このダメージ層２１の領域に、図７（ｃ）
に示すようにＴａ、Ｔｉ、ＮｂまたはＡｌを含む金属酸
化物層からなる高ヤング率絶縁膜２３’を形成する。Ｔ
ａ、ＴｉまたはＮｂを含む金属酸化物層は、真空中、３
００〜４５０℃程度でスパッタ成膜することにより形成
することができる。高温でのスパッタにより、こうした
金属は低誘電率絶縁膜１４のダメージ層２１中に拡散
し、この低誘電率絶縁膜１４と反応して金属酸化物層か
らなる高ヤング率絶縁膜２３’が形成される。一方、Ａ
ｌを含む金属酸化物層は、スパッタ法やＭＯＣＶＤ法に
よりＡｌ膜を成膜した後、１００〜４５０℃程度でアニ
ールを行なうことにより形成される。この際の雰囲気は
限定されず、真空中、フォーミングガス中で行なうこと
ができる。アニールによって、Ａｌは低誘電率絶縁膜１
４のダメージ層２１中に拡散し、この低誘電率絶縁膜１
４と反応して金属酸化物層からなる高ヤング率絶縁膜２
３’が形成される。
に示すようにＴａ、Ｔｉ、ＮｂまたはＡｌを含む金属酸
化物層からなる高ヤング率絶縁膜２３’を形成する。Ｔ
ａ、ＴｉまたはＮｂを含む金属酸化物層は、真空中、３
００〜４５０℃程度でスパッタ成膜することにより形成
することができる。高温でのスパッタにより、こうした
金属は低誘電率絶縁膜１４のダメージ層２１中に拡散
し、この低誘電率絶縁膜１４と反応して金属酸化物層か
らなる高ヤング率絶縁膜２３’が形成される。一方、Ａ
ｌを含む金属酸化物層は、スパッタ法やＭＯＣＶＤ法に
よりＡｌ膜を成膜した後、１００〜４５０℃程度でアニ
ールを行なうことにより形成される。この際の雰囲気は
限定されず、真空中、フォーミングガス中で行なうこと
ができる。アニールによって、Ａｌは低誘電率絶縁膜１
４のダメージ層２１中に拡散し、この低誘電率絶縁膜１
４と反応して金属酸化物層からなる高ヤング率絶縁膜２
３’が形成される。
【００４７】こうした高ヤング率絶縁膜２３’が低誘電
率絶縁膜１４表面に形成されることによって、ダメージ
層２１は消失したといえる。いずれの場合も、ビアホー
ル１５の底部およびシリコン酸化膜２５表面といった低
誘電率絶縁膜１４以外の部分では、上述したような金属
の反応が生じないので図７（ｃ）に示されるように金属
膜２３が形成される。
率絶縁膜１４表面に形成されることによって、ダメージ
層２１は消失したといえる。いずれの場合も、ビアホー
ル１５の底部およびシリコン酸化膜２５表面といった低
誘電率絶縁膜１４以外の部分では、上述したような金属
の反応が生じないので図７（ｃ）に示されるように金属
膜２３が形成される。
【００４８】なお、Ｔａ、ＴｉおよびＮｂは、単体でＣ
ｕバリア性を有しているので、金属酸化物を形成する際
に膜厚を制御して、その表面に金属膜を残した場合に
は、バリアメタル層として用いることができる。また、
Ａｌは、アルミナの状態でＣｕバリア性を有しているの
で、金属酸化物層自体をバリア層として用いることがで
きる。したがって、堆積されたＡｌ膜を全膜厚にわたっ
て酸化してアルミナ層を形成した場合には、バリアメタ
ル層を別途形成せずにＣｕ配線を埋め込むことが可能と
なる。これは、工程削減の点から非常に有利である。必
要な膜厚が確保されれば、金属酸化物層の表面に金属Ａ
ｌ層が残留してもよい。
ｕバリア性を有しているので、金属酸化物を形成する際
に膜厚を制御して、その表面に金属膜を残した場合に
は、バリアメタル層として用いることができる。また、
Ａｌは、アルミナの状態でＣｕバリア性を有しているの
で、金属酸化物層自体をバリア層として用いることがで
きる。したがって、堆積されたＡｌ膜を全膜厚にわたっ
て酸化してアルミナ層を形成した場合には、バリアメタ
ル層を別途形成せずにＣｕ配線を埋め込むことが可能と
なる。これは、工程削減の点から非常に有利である。必
要な膜厚が確保されれば、金属酸化物層の表面に金属Ａ
ｌ層が残留してもよい。
【００４９】次に、実施例１の場合と同様の手法によ
り、ビアホール１５および配線溝１７内に、必要に応じ
て形成されるバリアメタル層１８および導電材料層１９
を埋め込んだ後、フォーミングガス中でアニールを行な
うことにより、図７（ｄ）に示すような構造が得られ
る。
り、ビアホール１５および配線溝１７内に、必要に応じ
て形成されるバリアメタル層１８および導電材料層１９
を埋め込んだ後、フォーミングガス中でアニールを行な
うことにより、図７（ｄ）に示すような構造が得られ
る。
【００５０】最後に、シリコン酸化膜２５上の配線溝１
７以外の領域に堆積されたバリアメタル層１８、導電材
料層１９および未反応の金属膜２３をＣＭＰにより除去
し、全面にプラズマＣＶＤ法を用いてシリコン窒化膜２
０を全面に形成することによって、図７（ｅ）に示すよ
うな配線構造が形成される。
７以外の領域に堆積されたバリアメタル層１８、導電材
料層１９および未反応の金属膜２３をＣＭＰにより除去
し、全面にプラズマＣＶＤ法を用いてシリコン窒化膜２
０を全面に形成することによって、図７（ｅ）に示すよ
うな配線構造が形成される。
【００５１】こうして形成された配線構造を有する半導
体装置においては、最もクラックの発生しやすいビア側
壁部分は、ヤング率が１５ＧＰａ以上の金属酸化物から
なる高ヤング率絶縁膜２３’によって覆われている。こ
のため、バリアメタル層１８にかかる熱応力が抑制され
る。ここでの高ヤング率絶縁膜２３’は、破壊強度の低
いダメージ層２１中に金属が拡散することにより形成さ
れるので、ダメージ層２１は消失して、高い破壊強度を
有する高ヤング率絶縁膜２３’がバリアメタル層１８に
接触して配置される。したがって、アニールやその後の
シンター工程を経ても、低誘電率絶縁膜１４にクラック
が発生することはなかった。
体装置においては、最もクラックの発生しやすいビア側
壁部分は、ヤング率が１５ＧＰａ以上の金属酸化物から
なる高ヤング率絶縁膜２３’によって覆われている。こ
のため、バリアメタル層１８にかかる熱応力が抑制され
る。ここでの高ヤング率絶縁膜２３’は、破壊強度の低
いダメージ層２１中に金属が拡散することにより形成さ
れるので、ダメージ層２１は消失して、高い破壊強度を
有する高ヤング率絶縁膜２３’がバリアメタル層１８に
接触して配置される。したがって、アニールやその後の
シンター工程を経ても、低誘電率絶縁膜１４にクラック
が発生することはなかった。
【００５２】すでに説明したように、図７（ｃ）におけ
る高ヤング率絶縁膜２３’を形成する際、Ａｌ膜を堆積
し全膜厚にわたって酸化してアルミナ層を形成した場合
には、別途バリアメタル層を形成する必要はない。すな
わち、バリア層としても用いられる高ヤング率絶縁膜を
一度の工程で形成することが可能である。この場合の配
線構造を図８に示す。図示する配線構造は、バリアメタ
ル層を形成しない以外は前述と同様の手法により形成す
ることができ、プラグ１９ａの側面には、Ａｌを含有す
る金属酸化物（アルミナ）層からなる高ヤング率絶縁膜
２６が接触して設けられている。
る高ヤング率絶縁膜２３’を形成する際、Ａｌ膜を堆積
し全膜厚にわたって酸化してアルミナ層を形成した場合
には、別途バリアメタル層を形成する必要はない。すな
わち、バリア層としても用いられる高ヤング率絶縁膜を
一度の工程で形成することが可能である。この場合の配
線構造を図８に示す。図示する配線構造は、バリアメタ
ル層を形成しない以外は前述と同様の手法により形成す
ることができ、プラグ１９ａの側面には、Ａｌを含有す
る金属酸化物（アルミナ）層からなる高ヤング率絶縁膜
２６が接触して設けられている。
【００５３】こうした配線構造を有する半導体装置にお
いても、最もクラックの発生しやすいビア側壁部分では
ダメージ層２１が消失して、高い破壊強度を有するとと
もにヤング率が１５ＧＰａ以上のアルミナ層からなる高
ヤング率絶縁膜２６によって覆われている。したがっ
て、アニールやその後のシンター工程を経ても、低誘電
率絶縁膜１４にクラックが発生することはなかった。
いても、最もクラックの発生しやすいビア側壁部分では
ダメージ層２１が消失して、高い破壊強度を有するとと
もにヤング率が１５ＧＰａ以上のアルミナ層からなる高
ヤング率絶縁膜２６によって覆われている。したがっ
て、アニールやその後のシンター工程を経ても、低誘電
率絶縁膜１４にクラックが発生することはなかった。
【００５４】図８に示した配線構造は、図９に示すよう
に変更することができる。
に変更することができる。
【００５５】図示する配線構造においては、半導体基板
２４上には下部配線層４２が埋め込み形成された絶縁層
４１が設けられている。この絶縁層４１は、低誘電率絶
縁膜と高強度絶縁膜との積層構造から構成することもで
きる。また、下部配線層４２は、表面にバリアメタル層
が設けられていてもよい。あるいは、この下部配線層４
２に接する絶縁層４１の表面をアルミナ層とすることも
できる。
２４上には下部配線層４２が埋め込み形成された絶縁層
４１が設けられている。この絶縁層４１は、低誘電率絶
縁膜と高強度絶縁膜との積層構造から構成することもで
きる。また、下部配線層４２は、表面にバリアメタル層
が設けられていてもよい。あるいは、この下部配線層４
２に接する絶縁層４１の表面をアルミナ層とすることも
できる。
【００５６】絶縁層４１上には、シリコン炭化膜からな
るストッパー絶縁膜４３、多孔質有機シリコン酸化膜か
らなる低誘電率絶縁膜４４、シリコン炭化膜からなるミ
ッドストッパー層４５、多孔質有機シリコン酸化膜から
なる低誘電率絶縁膜４６、および有機シリコン酸化膜か
らなるキャップ絶縁膜４７が順次積層される。
るストッパー絶縁膜４３、多孔質有機シリコン酸化膜か
らなる低誘電率絶縁膜４４、シリコン炭化膜からなるミ
ッドストッパー層４５、多孔質有機シリコン酸化膜から
なる低誘電率絶縁膜４６、および有機シリコン酸化膜か
らなるキャップ絶縁膜４７が順次積層される。
【００５７】このような積層構造には、上部配線層４９
ｂが埋め込み形成され、この上部配線層４９ｂはプラグ
４９ａにより下部配線層４２に接続されている。なお、
上部配線層４９ｂおよびプラグ４９ａと低誘電率絶縁膜
４４，４６およびキャップ絶縁膜４７との間には、アル
ミナからなる高ヤング率絶縁膜４８が形成されている。
ｂが埋め込み形成され、この上部配線層４９ｂはプラグ
４９ａにより下部配線層４２に接続されている。なお、
上部配線層４９ｂおよびプラグ４９ａと低誘電率絶縁膜
４４，４６およびキャップ絶縁膜４７との間には、アル
ミナからなる高ヤング率絶縁膜４８が形成されている。
【００５８】図１０（ａ）〜（ｅ）を参照して、図９に
示した配線構造の形成方法を説明する。
示した配線構造の形成方法を説明する。
【００５９】まず、絶縁層４１に埋め込まれた配線層４
２、シリコン炭化膜からなるストッパー絶縁膜４３、多
孔質有機シリコン酸化膜からなる低誘電率絶縁膜４４、
シリコン炭化膜からなるミッドストッパー層４５、およ
び多孔質有機シリコン酸化膜からなる低誘電率絶縁膜４
６を順次形成する。低誘電率絶縁膜４６上には、キャッ
プ層として作用する有機シリコン酸化膜４７を形成す
る。
２、シリコン炭化膜からなるストッパー絶縁膜４３、多
孔質有機シリコン酸化膜からなる低誘電率絶縁膜４４、
シリコン炭化膜からなるミッドストッパー層４５、およ
び多孔質有機シリコン酸化膜からなる低誘電率絶縁膜４
６を順次形成する。低誘電率絶縁膜４６上には、キャッ
プ層として作用する有機シリコン酸化膜４７を形成す
る。
【００６０】次に、ストッパー絶縁膜４３およびミッド
ストッパー層４５を、それぞれエッチングストッパーと
して、下部配線層４２に接続するビアホールおよび配線
溝をＲＩＥ加工によりこれらの絶縁膜に形成する。低誘
電率絶縁膜４４および４６の表面には、すでに説明した
ようにダメージ層（図示せず）が形成される。なおここ
では、ビアホール底部のストッパー絶縁膜４３を除去す
る際に、配線溝底面のミッドストッパー層４５も併せて
除去される。その後、実施例３と同様の手法により、図
１０（ａ）に示すように全面にＡｌ膜５０を形成する。
ストッパー層４５を、それぞれエッチングストッパーと
して、下部配線層４２に接続するビアホールおよび配線
溝をＲＩＥ加工によりこれらの絶縁膜に形成する。低誘
電率絶縁膜４４および４６の表面には、すでに説明した
ようにダメージ層（図示せず）が形成される。なおここ
では、ビアホール底部のストッパー絶縁膜４３を除去す
る際に、配線溝底面のミッドストッパー層４５も併せて
除去される。その後、実施例３と同様の手法により、図
１０（ａ）に示すように全面にＡｌ膜５０を形成する。
【００６１】続くアニールによって、低誘電率絶縁膜４
４、４６とＡｌ膜５０との界面には、図１０（ｂ）に示
すようにアルミナ層からなる高ヤング率絶縁膜４８が形
成される。また、キャップ絶縁膜４７が有機シリコン酸
化膜から構成されているので、その上面および側面にも
アルミナ層からなる高ヤング率絶縁膜４８が形成され
る。
４、４６とＡｌ膜５０との界面には、図１０（ｂ）に示
すようにアルミナ層からなる高ヤング率絶縁膜４８が形
成される。また、キャップ絶縁膜４７が有機シリコン酸
化膜から構成されているので、その上面および側面にも
アルミナ層からなる高ヤング率絶縁膜４８が形成され
る。
【００６２】次いで、ウェットエッチングにより未反応
のＡｌを除去して、図１０（ｃ）に示すようにアルミナ
層からなる高ヤング率絶縁膜４８を露出する。このと
き、配線溝およびビアホールの側面には、ストッパー層
４３および４５が露出する領域が存在するが、これらも
Ｃｕバリア性を有している。
のＡｌを除去して、図１０（ｃ）に示すようにアルミナ
層からなる高ヤング率絶縁膜４８を露出する。このと
き、配線溝およびビアホールの側面には、ストッパー層
４３および４５が露出する領域が存在するが、これらも
Ｃｕバリア性を有している。
【００６３】その後、全面にＣｕシード膜（図示せず）
を形成し、図１０（ｄ）に示すように導電材料層４９を
Ｃｕ電解めっきにより埋め込み形成する。溝以外の領域
に堆積された導電材料層４９をＣＭＰにより図１０
（ｅ）に示すように除去する。最後に、キャップ層４７
上面の高ヤング率絶縁膜４８をＣＭＰによりさらに除去
することによって、図９に示すような配線構造が得られ
る。
を形成し、図１０（ｄ）に示すように導電材料層４９を
Ｃｕ電解めっきにより埋め込み形成する。溝以外の領域
に堆積された導電材料層４９をＣＭＰにより図１０
（ｅ）に示すように除去する。最後に、キャップ層４７
上面の高ヤング率絶縁膜４８をＣＭＰによりさらに除去
することによって、図９に示すような配線構造が得られ
る。
【００６４】こうした構造は、配線溝の底面にアルミナ
層からなる高ヤング率絶縁膜４８が形成されているの
で、これに起因して上層配線層４９ｂと層間絶縁膜との
密着性が向上する。しかも、図８に示した配線構造と比
較すると、ビアホール底部にＡｌ膜が存在しないので、
次のような利点が得られる。すなわち、下部配線層４２
とビアプラグとの界面抵抗が低下するとともに、上下層
の配線の導電材料が異種材料によって分断されないた
め、エレクトロマイグレーション耐性およびストレスボ
イド耐性が向上する。
層からなる高ヤング率絶縁膜４８が形成されているの
で、これに起因して上層配線層４９ｂと層間絶縁膜との
密着性が向上する。しかも、図８に示した配線構造と比
較すると、ビアホール底部にＡｌ膜が存在しないので、
次のような利点が得られる。すなわち、下部配線層４２
とビアプラグとの界面抵抗が低下するとともに、上下層
の配線の導電材料が異種材料によって分断されないた
め、エレクトロマイグレーション耐性およびストレスボ
イド耐性が向上する。
【００６５】さらに、図１１に示すような構造に変更す
ることも可能である。
ることも可能である。
【００６６】図１１に示す配線構造は、上層配線層４９
ｂの底面にシリコン炭化膜からなるミッドストッパー層
４５が存在する以外は、図９に示したものと同様であ
る。
ｂの底面にシリコン炭化膜からなるミッドストッパー層
４５が存在する以外は、図９に示したものと同様であ
る。
【００６７】図１２（ａ）〜（ｅ）を参照して、図１１
に示した配線構造の形成方法を説明する。
に示した配線構造の形成方法を説明する。
【００６８】まず、ミッドストッパー層４５の膜厚を厚
く形成する以外は、図１０（ａ）の場合と同様に、各絶
縁層４１、４３、４４、４５、４６および４７を形成
し、ＲＩＥ加工によりビアホールおよび配線溝を形成す
る。このとき、ミッドストッパー層４５は、ビアホール
底部のストッパー絶縁膜４３の除去の際にも、膜厚が厚
いために完全には除去されず残留する。その後、前述と
同様の手法により、図１２（ａ）に示すように全面にＡ
ｌ膜５０を形成する。
く形成する以外は、図１０（ａ）の場合と同様に、各絶
縁層４１、４３、４４、４５、４６および４７を形成
し、ＲＩＥ加工によりビアホールおよび配線溝を形成す
る。このとき、ミッドストッパー層４５は、ビアホール
底部のストッパー絶縁膜４３の除去の際にも、膜厚が厚
いために完全には除去されず残留する。その後、前述と
同様の手法により、図１２（ａ）に示すように全面にＡ
ｌ膜５０を形成する。
【００６９】続くアニールによって、低誘電率絶縁膜４
４、４６とＡｌ膜５０との界面には、図１２（ｂ）に示
すようにアルミナ層からなる高ヤング率絶縁膜４８が形
成される。また、キャップ絶縁膜４７が有機シリコン酸
化膜から構成されているので、その上面および側面にも
アルミナ層からなる高ヤング率絶縁膜４８が形成され
る。
４、４６とＡｌ膜５０との界面には、図１２（ｂ）に示
すようにアルミナ層からなる高ヤング率絶縁膜４８が形
成される。また、キャップ絶縁膜４７が有機シリコン酸
化膜から構成されているので、その上面および側面にも
アルミナ層からなる高ヤング率絶縁膜４８が形成され
る。
【００７０】次いで、ウェットエッチングにより未反応
のＡｌを除去して、図１２（ｃ）に示すようにアルミナ
層からなる高ヤング率絶縁膜４８を露出する。さらに、
前述と同様の手法により図１２（ｄ）に示すように導電
材料層４９を形成し、溝以外の領域に堆積された導電材
料層４９を図１２（ｅ）に示すように除去する。最後
に、キャップ層４７上面の高ヤング率絶縁膜４８を除去
することによって、図１１に示すような配線構造が得ら
れる。
のＡｌを除去して、図１２（ｃ）に示すようにアルミナ
層からなる高ヤング率絶縁膜４８を露出する。さらに、
前述と同様の手法により図１２（ｄ）に示すように導電
材料層４９を形成し、溝以外の領域に堆積された導電材
料層４９を図１２（ｅ）に示すように除去する。最後
に、キャップ層４７上面の高ヤング率絶縁膜４８を除去
することによって、図１１に示すような配線構造が得ら
れる。
【００７１】こうした配線構造は、配線溝の底面にシリ
コン炭化膜からなるミッドストッパー層４５が存在す
る。このシリコン炭化膜は、アルミナより低誘電率であ
るので、ＬＳＩ動作の高速化に有利である。
コン炭化膜からなるミッドストッパー層４５が存在す
る。このシリコン炭化膜は、アルミナより低誘電率であ
るので、ＬＳＩ動作の高速化に有利である。
【００７２】またさらに、図１３に示すような構造に変
更することもできる。
更することもできる。
【００７３】図示する配線構造は、低誘電率絶縁膜５２
および５３を芳香族炭化水素ポリマーから構成し、Ｃｕ
導電材料層４９との界面に炭化アルミニウムからなる高
ヤング率絶縁膜５４が形成された以外は、図９に示した
ものと同様である。すなわち、芳香族炭化水素ポリマー
を用いて低誘電率絶縁膜を形成する以外は、図１０
（ａ）〜（ｅ）と同様の手法により形成することができ
る。Ａｌは、芳香族炭化水素ポリマーと反応して、炭化
アルミニウムからなる高ヤング率絶縁膜５４が形成され
る。
および５３を芳香族炭化水素ポリマーから構成し、Ｃｕ
導電材料層４９との界面に炭化アルミニウムからなる高
ヤング率絶縁膜５４が形成された以外は、図９に示した
ものと同様である。すなわち、芳香族炭化水素ポリマー
を用いて低誘電率絶縁膜を形成する以外は、図１０
（ａ）〜（ｅ）と同様の手法により形成することができ
る。Ａｌは、芳香族炭化水素ポリマーと反応して、炭化
アルミニウムからなる高ヤング率絶縁膜５４が形成され
る。
【００７４】このような炭化アルミニウムについても、
アルミナと同様、１５ＧＰａ以上のヤング率を有すると
ともに、単体でバリア性を有しており、Ｃｕ配線のバリ
ア層として用いることができる。
アルミナと同様、１５ＧＰａ以上のヤング率を有すると
ともに、単体でバリア性を有しており、Ｃｕ配線のバリ
ア層として用いることができる。
【００７５】
【発明の効果】以上詳述したように、本発明によれば、
ショート不良が生じず、高速で動作可能な半導体装置お
よびその製造方法が提供される。
ショート不良が生じず、高速で動作可能な半導体装置お
よびその製造方法が提供される。
【００７６】本発明は、低誘電率層間絶縁膜を用いた多
層配線構造の形成に極めて有効に用いられ、その工業的
価値は絶大である。
層配線構造の形成に極めて有効に用いられ、その工業的
価値は絶大である。
【図１】実施例１の半導体装置における配線構造を表わ
す断面図。
す断面図。
【図２】ビア側壁のバリアメタル層に働く応力のシミュ
レーションによる計算結果を示すグラフ図。
レーションによる計算結果を示すグラフ図。
【図３】実施例1の半導体装置における配線構造の製造
工程を表わす断面図。
工程を表わす断面図。
【図４】実施例１の半導体装置の一部を表わす断面図。
【図５】実施例２の半導体装置における配線構造の製造
工程を表わす断面図。
工程を表わす断面図。
【図６】実施例３の半導体装置における配線構造の一例
を表わす断面図。
を表わす断面図。
【図７】実施例３の半導体装置における配線構造の製造
工程を表わす断面図。
工程を表わす断面図。
【図８】実施例３の半導体装置における配線構造の他の
例を表わす断面図。
例を表わす断面図。
【図９】実施例３の半導体装置における配線構造の他の
例を表わす断面図。
例を表わす断面図。
【図１０】図９に示した配線構造の製造工程を表わす断
面図。
面図。
【図１１】実施例３の半導体装置における配線構造の他
の例を表わす断面図。
の例を表わす断面図。
【図１２】図１１に示した配線構造の製造工程を表わす
断面図。
断面図。
【図１３】実施例３の半導体装置における配線構造の他
の例を表わす断面図。
の例を表わす断面図。
【図１４】従来の半導体装置における配線構造の製造工
程を表わす断面図。
程を表わす断面図。
１ａ…低誘電率絶縁層
１ｂ…高強度絶縁層
２…配線層
３…エッチングストッパー絶縁層
４…低誘電率絶縁膜
５…キャップ絶縁層
６…ビアホール
７…配線溝
８…ダメージ層
９…バリアメタル層
１０…導電材料層
１１ａ…低誘電率絶縁層
１１ｂ…高強度絶縁層
１２…配線層
１３…シリコン窒化膜
１４…低誘電率絶縁膜
１５…ビアホール
１６…高ヤング率絶縁膜
１７…配線溝
１８…バリアメタル層
１９…導電材料層
１９ａ…プラグ
１９ｂ…配線層
２０…シリコン窒化膜
２１…ダメージ層
２２…レジストパターン
２３…金属膜
２３’…金属酸化物からなる高ヤング率絶縁膜
２４…半導体基板
２５…シリコン酸化膜
２６…アルミナからなる高ヤング率絶縁膜
３０…能動素子
３１ａ，３１ｂ…ソース・ドレイン領域
３２…素子分離絶縁膜
３３…ゲート絶縁膜
３４…ゲート電極
４１…絶縁層
４２…下部配線層
４３…シリコン炭化膜からなるストッパー絶縁膜
４４…多孔質有機シリコン酸化膜からなる低誘電率絶縁
膜 ４５…シリコン炭化膜からなるミッドストッパー層 ４６…多孔質有機シリコン酸化膜からなる低誘電率絶縁
膜 ４７…有機シリコン酸化膜からなるキャップ絶縁膜 ４８…アルミナからなる高ヤング率絶縁膜 ４９…導電材料層 ４９ａ…プラグ ４９ｂ…配線層 ５０…Ａｌ膜 ５２，５３…芳香族炭化水素ポリマーからなる低誘電率
絶縁膜 ５４…炭化アルミニウムからなる高ヤング率絶縁膜
膜 ４５…シリコン炭化膜からなるミッドストッパー層 ４６…多孔質有機シリコン酸化膜からなる低誘電率絶縁
膜 ４７…有機シリコン酸化膜からなるキャップ絶縁膜 ４８…アルミナからなる高ヤング率絶縁膜 ４９…導電材料層 ４９ａ…プラグ ４９ｂ…配線層 ５０…Ａｌ膜 ５２，５３…芳香族炭化水素ポリマーからなる低誘電率
絶縁膜 ５４…炭化アルミニウムからなる高ヤング率絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 川ノ上 孝
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F033 HH11 HH17 HH18 HH21 HH32
HH33 JJ11 JJ17 JJ18 JJ21
JJ32 JJ33 MM02 MM12 MM13
NN06 NN07 PP06 PP11 PP27
PP28 QQ09 QQ13 QQ19 QQ25
QQ37 QQ48 QQ73 QQ76 RR01
RR03 RR04 RR06 RR11 RR21
RR25 RR29 SS01 SS08 SS15
SS26 SS27 TT06 TT07 WW00
WW02 WW03 XX17 XX31
Claims (18)
- 【請求項１】 素子が形成された半導体基板と、 前記半導体基板上に形成された３以下の比誘電率を有す
る低誘電率絶縁膜と、 前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線
層と、 前記低誘電率絶縁膜と前記プラグの間で前記プラグ側面
に接して形成されたヤング率が１５ＧＰａ以上の高ヤン
グ率絶縁膜とを具備することを特徴とする半導体装置。 - 【請求項２】 前記高ヤング率絶縁膜は、シリコン酸化
膜またはシリコン窒化膜からなり、前記プラグは、表面
にバリアメタル層を有することを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記低誘電率絶縁膜上に形成され、ヤン
グ率が１５ＧＰａ以上の高ヤング率絶縁膜からなるキャ
ップ層をさらに具備することを特徴とする請求項１また
は２に記載の半導体装置。 - 【請求項４】 前記高ヤング率絶縁膜は、Ｔａ、Ｔｉ、
Ｎｂ、およびＡｌからなる群から選択される少なくとも
１種の金属を含む金属酸化物層であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項５】 前記高ヤング率絶縁膜は、Ｔａ、Ｔｉ、
およびＮｂからなる群から選択される少なくとも１種の
金属を含む金属酸化物層であり、前記プラグは、表面に
バリアメタル層を有することを特徴とする請求項４に記
載の半導体装置。 - 【請求項６】 前記高ヤング率絶縁膜はアルミナからな
り、前記プラグはＣｕからなることを特徴とする請求項
４に記載の半導体装置。 - 【請求項７】 前記低誘電率絶縁膜は、１５ＧＰａ未満
のヤング率を有することを特徴とする請求項１ないし６
のいずれか１項に記載の半導体装置。 - 【請求項８】 前記プラグ側面に接して形成された前記
高ヤング率絶縁膜の膜厚は、１ｎｍ以上１００ｎｍ以下
であることを特徴とする請求項１ないし７のいずれか１
項に記載の半導体装置。 - 【請求項９】 素子が形成された半導体基板上に、絶縁
膜を介して下部配線層を形成する工程と、 前記下部配線層上に３以下の比誘電率を有する低誘電率
絶縁膜を形成する工程と、 前記低誘電率絶縁膜にビアホールを形成する工程と、 前記ビアホールの側面に、１５ＧＰａ以上のヤング率を
有する高ヤング率絶縁膜を形成する工程と、 側面に前記高ヤング率絶縁膜が形成されたビアホールを
有する前記低誘電率絶縁膜に配線溝を形成する工程と、 前記下部配線層と電気的に接続するように、前記ビアホ
ールおよび配線溝が形成された前記低誘電率絶縁膜の全
面にバリアメタルおよび導電性材料を順次堆積する工程
と、 前記低誘電率絶縁膜上の前記バリアメタルおよび前記導
電性材料を除去して、表面にバリアメタル層を有するプ
ラグおよび上部配線層を、前記ビアホール内および前記
配線溝内にそれぞれ形成する工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項１０】 前記ビアホールを形成後、前記ビアホ
ールの側面に前記高ヤング率絶縁膜を形成する前の前記
低誘電率絶縁膜に、フッ酸によるウェットエッチング処
理を施す工程をさらに具備することを特徴とする請求項
９に記載の半導体装置の製造方法。 - 【請求項１１】 前記高ヤング率絶縁膜は、前記ビアホ
ールの側面に加えて前記低誘電率絶縁膜上に形成される
ことを特徴とする請求項９または１０に記載の半導体装
置の製造方法。 - 【請求項１２】 前記ビアホールの側面に形成された前
記高ヤング率絶縁膜は、シリコン酸化膜またはシリコン
窒化膜からなることを特徴とする請求項９ないし１１の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項１３】 素子が形成された半導体基板上に、絶
縁膜を介して下部配線層を形成する工程と、 前記下部配線層上に３以下の比誘電率を有する低誘電率
絶縁膜を形成する工程と、 前記低誘電率絶縁膜にビアホールおよび配線溝を形成す
る工程と、 前記ビアホールおよび配線溝が形成された前記低誘電率
絶縁膜の表面に、Ｔａ、Ｔｉ、Ｎｂ、およびＡｌからな
る群から選択される少なくとも１種の金属を含む金属酸
化物からなり、１５ＧＰａ以上のヤング率を有する高ヤ
ング率絶縁膜を形成する工程と、 前記下部配線層と電気的に接続するように、前記高ヤン
グ率絶縁膜が形成された前記低誘電率絶縁膜の全面に導
電性材料を堆積する工程と、 前記低誘電率絶縁膜上の前記導電性材料を除去して、前
記ビアホール内および前記配線溝内にプラグおよび上部
配線層をそれぞれ形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項１４】 前記金属酸化物は、前記ビアホールお
よび配線溝が形成された前記低誘電率絶縁膜の表面にＴ
ａ、Ｔｉ、およびＮｂからなる群から選択される少なく
とも１種の金属を３００℃以上の高温で堆積して前記低
誘電率絶縁膜と反応させることにより形成されることを
特徴とする請求項１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記低誘電率絶縁膜の全面に前記導電
性材料を堆積する前に、バリアメタルを堆積する工程を
さらに具備し、前記プラグおよび前記上部配線層は表面
にバリアメタル層を有して前記ビアホール内および前記
配線溝内に形成されることを特徴とする請求項１３また
は１４に記載の半導体装置の製造方法。 - 【請求項１６】 前記金属酸化物は、前記ビアホールお
よび配線溝が形成された前記低誘電率絶縁膜の表面にＡ
ｌを堆積した後、熱処理を施して前記低誘電率絶縁膜と
反応させることにより形成されることを特徴とする請求
項１３に記載の半導体装置の製造方法。 - 【請求項１７】 前記低誘電率絶縁膜は、１５ＧＰａ未
満のヤング率を有することを特徴とする請求項９ないし
１６のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１８】 前記高ヤング率絶縁膜は、１ｎｍ以上
１００ｎｍ以下の膜厚で形成されることを特徴とする請
求項９ないし１７のいずれか１項に記載の半導体装置の
製造方法。
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| JP2001395237A JP3648480B2 (ja) | 2001-12-26 | 2001-12-26 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
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