JP2007514327A - レジスト剥離中における多孔質低誘電率材料の損傷を阻止する方法 - Google Patents

レジスト剥離中における多孔質低誘電率材料の損傷を阻止する方法 Download PDF

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Abstract

【課題】レジスト剥離中における多孔質低誘電率材料の損傷を阻止する。
【解決手段】多孔質低誘電率層内に形状を形成する方法が提供される。先ず、基板の上に、多孔質低誘電率層が配される。次いで、多孔質低誘電率層の上に、パターン形成されたフォトレジストマスクが配される。次いで、多孔質低誘電率層内に、形状がエッチングされる。形状のエッチング後は、形状の上に保護層が成長される。そして、保護層の一部が除去されるように、パターン形成されたフォトレジストマスクが剥離され、形状内に、保護層で形成された保護壁を残留させる。
【選択図】図1

Description

本発明は、半導体ベースのデバイスの製造に関する。より具体的に言うと、本発明は、多孔質低誘電率層を伴う半導体ベースのデバイスを製造するための、改善された技術に関する。
半導体ベースのデバイス(例えば集積回路またはフラットパネルディスプレイ等)の製造では、旧世代技術で用いられていたアルミニウム系材料内における信号伝搬に関連したRC遅延を低減させるために、銅導体材料と併せてデュアルダマシン構造が使用される。デュアルダマシンでは、導体材料をエッチングする代わりに、誘電材料内にビアおよびトレンチがエッチングされ、銅で満たされる。余分な銅は、化学機械研磨(CMP)によって除去され、除去後は、信号伝送用にビアで繋がれた銅配線が残される。RC遅延をさらに低減させるためには、多孔質低誘電率材料が用いられる。これらの多孔質低誘電率材料としては、多孔質の有機シリケートガラス(OSG)材料を挙げられる。OSG材料としては、メチル基等の有機物成分を添加された二酸化ケイ素を挙げられる。OSG材料は、二酸化ケイ素の格子内に炭素原子および水素原子を組み込まれ、これは、材料の誘電率を低下させる。しかしながら、OSG材料は、フォトレジスト剥離に用いられるO2、H2、およびNH3等のガスに曝された際に、損傷を受けやすい。多孔質材料は複数の孔を有し、これらの孔は、剥離用プラズマを層内の深部まで到達させることによって、より大きな損傷を引き起こす。
多孔質OSG材料が非常に損傷を受けやすいのは、レジストおよび側壁の剥離に使用されるプラズマに曝されることによって、有機含有物が除去されるためである。プラズマは、多孔質OSG層の孔内に拡散し、開口を縁取るOSG層内の300nmもの深さに損傷を及ぼす。プラズマによる損傷の一部は、損傷区域からの炭素および水素の除去である。その結果、OSGは、むしろ、より高い誘電率を有する二酸化ケイ素に近くなる。損傷は、FTIR分析によって得られるOSG層におけるSiC/SiO比の変化を測定することによって数量化することができる。トレンチの側壁を例に考えると、2000オングストロームの側壁の各側に数百オングストロームの損傷を生じることを意味する。
剥離プロセス中における多孔質低誘電率層の損傷を低減させることが望まれている。
上記のおよびその他の目的を達成するため、そして、本発明の目的にしたがって、多孔質低誘電率層内に形状(feature)を形成する方法が提供される。先ず、基板の上に、多孔質低誘電率層が配される。次いで、多孔質低誘電率層の上に、パターン形成されたフォトレジストマスクが配される。次いで、多孔質低誘電率層内に、形状がエッチングされる。形状のエッチング後は、形状の上に、保護層が成長される。そして、保護層の一部が除去されるように、パターン形成されたフォトレジストマスクが剥離され、形状内に、保護層によって形成された保護壁の一部のみを残させる。
本発明の別の一形態として、基板の上において、マスクを介して多孔質低誘電率層内に形状をエッチングするための装置が提供される。プラズマ処理チャンバ筐体を形成するチャンバ壁と、プラズマ処理チャンバ筐体内において基板を支持するための基板支持部と、プラズマ処理チャンバ筐体内における圧力を調整するための圧力調整部と、プラズマを維持するためにプラズマ処理チャンバ筐体内に電力を供給するための少なくとも1つの電極と、プラズマ処理チャンバ筐体内にガスを供給するためのガス供給口と、プラズマ処理チャンバ筐体内からガスを排出させるためのガス排出口とを備えるプラズマ処理チャンバが提供される。ガス供給口には、ガス供給源が流体接続されている。ガス供給源、少なくとも1つの電極、圧力調整部、ガス供給口、およびガス排出口の少なくとも1つには、制御可能なかたちで制御部が接続されている。制御部は、少なくとも1つの処理部と、コンピュータ可読媒体とを含む。コンピュータ可読媒体は、多孔質低誘電率層内に形状をエッチングするためのエッチング用プラズマを供給するためのコンピュータ可読コードと、形状のエッチング後にその形状の上に保護層を形成するための成長用プラズマを供給するためのコンピュータ可読コードと、多孔質低誘電率層の上からフォトレジストマスクを剥離させるためのコンピュータ可読コードとを含み、このうち、剥離は、保護層の一部を除去し、保護層で形成された小量の保護壁を残留させる。
本発明の別の一形態において、基板の上に形成され、かつ、パターン形成されたフォトレジストマスクの下に配された多孔質低誘電率層内に形状を形成するための方法が提供される。先ず、フォトレジストマスクを通して、多孔質低誘電率層内に形状がエッチングされる。形状のエッチング後は、形状の上に保護層が成長される。そして、保護層の一部が除去されるように、パターン形成されたフォトレジストマスクが剥離され、形状内に、保護層で形成された保護壁を残留させる。
本発明のこれらの及びその他の形状は、以下の発明の詳細な説明において、添付の図面を参照にしながらさらに詳しく説明される。
本発明は、添付の図面において、非限定的なものとして例示されている。図中、同様の参照符号は、類似の要素を表すものとする。
本発明は、添付の図面に例示された幾つかの好ましい実施形態を参照にして、以下で詳細に説明される。以下の説明では、本発明の完全な理解を可能にするために、多くの詳細が特定されている。しかしながら、当業者ならば明らかなように、本発明は、これらの一部または全部の詳細を特定しなくても実施可能である。また、本発明が不必要に不明瞭になるのを避けるため、周知のプロセス工程および/または構造の詳細な説明は省略される。
議論を容易にするため、図1は、本発明の好ましい一実施形態で用いられる多孔質低誘電率層のエッチングプロセスを示したフローチャートである。ここで、孔は、ナノメートルサイズである。孔は、より好ましくは、約1nm〜約10nmである。誘電材料は、一般に、誘電率が2.3未満である場合に多孔質であるので、以下の説明および添付の特許請求の範囲において、多孔質低誘電率体とは、誘電率が2.3未満である誘電体を指すものとする。多孔質低誘電率材料の例としては、例えば、日本国の東京所在のJSR社によるLSR LKD−5109低誘電率体、および米国のペンシルヴァニア州フィラデルフィア所在のローム・アンド・ハース社の小会社であるシプレイ・マイクロエレクトロニクスによるZirkon(登録商標)LK等を挙げられる。多孔質低誘電率材料は、有機シリケートガラス(OSG)をベースとする場合もあるし、シリコンを含有しない純粋な有機材料、すなわち多孔質SILKである場合もある。図2A〜2Dは、図1のプロセスにしたがった多孔質低誘電率層を示した側面図である。図2Aに示されるように、基板208の上には、多孔質誘電体層204が成長される(工程104)。基板208は、シリコンウエハ、別のタイプの材料、またはウエハの上層の一部であることが可能である。多孔質誘電体層204の上には、キャップ層212が形成される(工程108)。キャップ層212は、酸化ケイ素であることが可能である。一般に、キャップ層は、誘電材料からなる保護層である。キャップ層212は、化学機械研磨(CMP)およびその他のプロセス中に多孔質誘電体層204を保護する。キャップ層212は、最終生成物の一部であるので、低誘電率体であることが可能である。キャップ層は、好ましくは、酸化ケイ素をベースとした材料で形成される。キャップ層は、好ましくは、約200オングストローム〜約1000オングストロームの厚さを有する。キャップ層212の上には、反射防止膜(ARC)214が成長される(工程112)。反射防止膜(ARC)214は、下部に置かれた有機体の反射防止膜(BARC)、または無機誘電体の反射防止膜(DARC)であることが可能である。ARCは、約100オングストローム〜約1000オングストロームの厚さを有する。ARC214の上には、パターン形成されたレジストマスク216が提供される(工程116)。パターン形成されたレジストマスク216は、アパーチャ220を有する。パターン形成されたレジストマスクは、フォトレジストからなる層を塗布し、それにパターンの露光を行って、次いでエッチングすることによって形成される。パターン形成されたレジストマスクは、その他の方法を使用して形成することも可能である。基板208は、コンタクト209および障壁層210を有することができる。
基板208は、多孔質誘電体層204のエッチングが行われるエッチングチャンバ内に載置される(ステップ120)。多孔質誘電体層204のエッチングには、プラズマドライエッチングを使用することができる。これは、図2Bに示されるように、パターン形成されたレジストマスク216内のアパーチャ220の下に開口224を形成する。パターン形成されたレジストマスク216の一部は、多孔質誘電体層のエッチングの最中に除去される。このような多孔質誘電体層のエッチングとしては、フッ素をベースとしたエッチャントを使用する等の化学エッチングを使用することができる。例えば、エッチング化学剤として、C48およびN2を低圧下で使用することが可能である。その結果、形状の側壁がエッチングされる。また、このようなエッチングは、エッチングの最中にポリマを成長させる。このようなエッチングでは、幾らかのO2が使用されるが、そのO2の量は、概して、剥離プロセスで使用されるO2の量を下回る。O2の量が少なく、かつ圧力が低く維持されるので、このようなエッチング化学剤は、剥離プロセスと比べて多孔質誘電体に及ぼす損傷が少ない。
次いで、図2Cに示されるように、エッチングされた形状の上に、保護層228が成長される(工程124)。好ましい一実施形態において、保護層は、ポリマ成長によって形成される。このようなポリマ成長用化学剤は、C24とN2、またはCH4とO2とからなる成長用化学剤を使用することができる。化学剤に曝される多孔質誘電体の損傷を避けるためには、フッ素を含有しない化学剤をポリマ形成用に使用することが好ましい。成長されるポリマの厚さは、好ましくは、約100〜1500オングストロームである。成長されるポリマの厚さは、より好ましくは、約200〜800オングストロームである。成長されるポリマの厚さは、最も好ましくは、約200〜500オングストロームである。
パターン形成されたレジストマスク216は、保護層の一部も除去する剥離プロセスを使用して剥離され、図2Dに示されるように、多孔質誘電体を保護するために、保護層からなる保護壁230を形状224内に残留させる(工程128)。代表的なフォトレジスト剥離用化学剤としては、O2、NH3、またはN22をベースにした剥離用化学剤を挙げられる。これらの剥離用化学剤は、孔を通じて拡散することができるので、露出表面の遙か下方の深部において多孔質誘電体の有機物成分に損傷を及ぼすことによって、低誘電体の大部分に損傷を与える恐れがある。しかしながら、多孔質誘電体層204は、保護壁230によって保護されるので、剥離プロセスの最中に表面を露出されない。保護壁230は、接着不良を回避できるように、充分に薄く形成される。もし保護層が分厚すぎると、薄く避けて接着不良の問題を引き起こす恐れがある。その一方で、もし最初の時点で保護層が薄すぎると、多孔質誘電体層を充分に保護できない恐れがある。概して、エッチング工程の結果として形成される側壁は、多孔質誘電体層を充分に保護するには薄すぎる。これこそは、エッチング完了後にポリマ成長工程が必要とされる所以である。剥離プロセスの最中は、保護壁を除去することなく保護層の上面を優先的に除去できるように、イオン衝撃法を用いることが好ましい。
本発明の幾つかの実施形態では、フォトレジスト216の剥離後に障壁層210が開放される。保護壁230は、引き続き、障壁層210の開放プロセス中も多孔質誘電体層を保護する。次いで、保護壁230の上に次の層が形成される(工程132)。一例では、図2Eに示されるように、保護壁230の上に障壁層240が形成され、形状の上および中に銅コンタクト層244が形成される。次いで、図2Fに示されるように、障壁層240および銅コンタクト層244の余分な部分を除去して銅246を形成するために、化学機械研磨が使用される。
図3は、形状のエッチング、続く保護層の成長、および続くフォトレジストの剥離をその場(in-situ)で実施するために用いられるプラズマ処理チャンバ300を示した説明図である。プラズマ処理チャンバ300は、閉じ込めリング302と、上部電極304と、下部電極308と、ガス供給源310と、排出ポンプ320とを備える。ガス供給源310は、エッチャントガス供給源312と、保護層用ガス供給源316と、剥離用ガス供給源318とを含む。ガス供給源310は、さらに追加のガス供給源を含むことが可能である。プラズマ処理チャンバ300内において、基板208は、下部電極308の上に配される。下部電極308は、基板208を保持するための適切な(例えば静電式、機械式、および締め付け式等の)基板チャック機構を内蔵する。反応容器のトップ328は、下部電極308の真反対に設けられた上部電極304を内蔵する。上部電極304、下部電極308、および閉じ込めリング302は、プラズマの閉じ込め空間を定める。ガスは、ガス供給源310によってプラズマの閉じ込め空間に供給され、排出ポンプ320を使用して閉じ込めリング302および排出口を通じてプラズマの閉じ込め空間から排出される。上部電極304には、第1のRF供給源344が電気的に接続される。下部電極308には、第2のRF供給源348が電気的に接続される。閉じ込めリング302、上部電極304、および下部電極308は、チャンバ壁352によって取り囲まれる。第1のRF供給源344および第2のRF供給源348は、それぞれ27MHz電源および2MHz電源であることが可能である。電極に接続されるRF供給源として、異なる組み合わせの供給源を用いることも可能である。本発明の好ましい一実施形態では、カリフォルニア州のフリーモント所在のラム・リサーチ社によるExelan 2300(登録商標)を用いることができる。
図4Aおよび図4Bは、本発明の実施形態で用いられる制御器335として実装するのに適したコンピュータシステム1300を示している。図4Aは、コンピュータシステムとして考えうる一物理形態を示している。コンピュータシステムは、集積回路、プリント回路基板、および小型の携帯端末から始まって、巨大なスーパーコンピュータに至るまでの、数多くの物理形態をとることが可能である。コンピュータシステム1300は、モニタ1302、ディスプレイ1304、ハウジング1306、ディスクドライブ1308、キーボード1310、およびマウス1312を含む。ディスク1314は、コンピュータシステム1300との間でデータをやり取りするためのコンピュータ可読媒体である。
図4Bは、コンピュータシステム1300のブロック図の一例である。システムバス1320には、多岐にわたる様々なサブシステムが取り付けられる。メモリ1324を含むストレージデバイスには、プロセッサ1322(中央演算処理装置、すなわちCPUとも称される)が結合される。メモリ1324は、ランダムアクセスメモリ(RAM)および読み出し専用メモリ(ROM)を含む。当該分野で周知のように、ROMは、CPUに対してデータおよび命令を単方向に転送する働きをし、RAMは、一般に、データおよび命令を双方向にやり取りするために用いられる。いずれのタイプのメモリとしても、後述される任意の適したコンピュータ可読媒体を挙げられる。CPU1322には、双方向に固定ディスク1326も結合される。これは、追加のデータ記憶容量を提供するものであり、やはり、後述される任意の適切なコンピュータ可読媒体を挙げられる。固定ディスク1326は、プログラムやデータ等を格納するために使用することができ、一般に、一次記憶装置よりも低速の二次記憶装置(ハードディスク等)である。なお、固定ディスク1326内に保持される情報は、適切であると思われる場合には、メモリ1324内の仮想メモリとして標準的に組み込むことできる。取り外し可能ディスク1314は、後述される任意のコンピュータ可読媒体の形態をとることが可能である。
CPU1322は、ディスプレイ1304、キーボード1310、マウス1312、およびスピーカ1330等の各種の入出力デバイスにも結合される。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、接触式ディスプレイ、トランスデューサカードリーダ、磁気テープリーダもしくは紙テープリーダ、タブレット、スタイラス、音声認識装置または手書き文字認識装置、生体認証リーダ、またはその他のコンピュータのうちの、任意のいずれかであることが可能である。CPU1322は、ネットワークインターフェース1340を使用して、別のコンピュータまたは通信網に随意に結合することも可能である。このようなネットワークインターフェースによって、CPUは、上述された方法の各工程の実行時において、ネットワークから情報を受信したりネットワークに情報を出力したりすると考えられる。さらに、本発明の方法の実施形態は、CPU1322のみで実行されても良いし、あるいは、インターネット等のネットワーク上において、処理の一部を共有するリモートCPUと共同で実行されても良い。
また、本発明の実施形態は、さらに、コンピュータによって実現される様々な動作を実施するためのコンピュータコードを記録されたコンピュータ可読媒体を伴うコンピュータストレージ製品に関する。コンピュータ可読媒体およびコンピュータコードは、本発明の目的のために特別に設計および構築されたものであっても良いし、あるいは、コンピュータソフトウェア分野の当業者に周知の市販のものであっても良い。コンピュータ可読媒体の例としては、ハードディスク、フロッピィディスク、および磁気テープ等の磁気媒体と、CR−ROMおよびホログラフィックデバイス等の光学媒体と、フロプティカルディスク等の光磁気媒体と、例えば特定用途向け集積回路(ASIC)、プログラマブル論理装置(PLD)、およびROMデバイス、RAMデバイス等の、プログラムコードの格納および実行のために特別に構成されたハードウェアデバイスとが挙げられるが、必ずしもこれらに限定されない。コンピュータコードの例としては、コンパイラによって作成された等のマシンコードと、インタープリタを使用してコンピュータによって実行される、より高水準のコードを含むファイルとが挙げられる。コンピュータ可読媒体も、また、搬送波に組み込まれたコンピュータデータ信号によって伝送され、尚かつプロセッサによって実行可能である一連の命令を表している、コンピュータコードであることが可能である。
他の実施例では、他の成膜デバイスを使用することができる。他の実施形態では、多孔質誘電体層204に損傷を及ぼすことなく保護壁230を除去するために、特殊なエッチングを用いることができる。また、他の実施形態では、エッチング、保護層の成長、および剥離をそれぞれ別々のチャンバで(ex-situで)実施することができる。
以上では、トレンチのエッチングを例として取り上げたが、本発明は、ビアをエッチングするために、またはビアをエッチングした後にトレンチをエッチングするために、またはトレンチを先ずエッチングした後にビアをエッチングするために使用することも可能である。各形状のエッチング後は、フォトレジストを剥離させる前に、その形状の上に保護層を形成することができる。場合によっては、保護壁の上に次に成長させるのがフォトレジストマスクであることも可能である。
実施例:
本発明の一実施例では、先ず、基板の上に、JSR LKD−5109の多孔質誘電体層がスピン塗布される。次いで、多孔質誘電体層の上に、酸化ケイ素からなるキャップ層が成長される。キャップ層は、約500オングストロームの厚さである。次いで、キャップ層の上に、有機質のARC層が形成される。次いで、ARCの上に、パターン形成されたフォトレジストマスクが形成される。この実施例において、フォトレジストは、シプレイ社による193nm PRである。
次いで、Exelan2300の誘電体エッチング装置内に基板が配置され、ARC層内および多孔質誘電体層内に形状がエッチングされる。多孔質誘電体層のエッチングには、10sccmのC48と12sccmのO2とからなるエッチング化学剤が使用される。チャンバ圧力は、約120ミリトールに設定される。27MHzRF供給源および2MHzRF供給源によって、それぞれ1,000Wの電力が供給される。
形状のエッチング完了後は、その形状の上に保護層が成長される。これは、in-situで実施される。形状上におけるポリマ成長には、50sccmのC24と5sccmのO2とからなる成長用ガス化学剤が使用される。チャンバ圧力は、約120ミリトールに設定される。27MHzRF供給源および2MHzRF供給源によって、それぞれ500Wの電力が供給される。成長プロセスは、15秒間持続され、約300オングストロームの厚さの成長層を提供する。
保護層の成長後は、フォトレジストマスクが剥離される。これは、同一のチャンバ内で実施される。フォトレジストマスクの剥離には、600sccmのH2と200sccmのN2とからなる剥離用ガス化学剤が使用される。チャンバ圧力は、約300ミリトールに設定される。27MHzRF供給源および2MHzRF供給源によって、それぞれ400Wの電力が供給される。
以上では、幾つかの好ましい実施形態を取り上げて本発明の説明を行ったが、そのほかにも、本発明の範囲内に含まれる、各種の変更形態、置換形態、および代替の等価形態も存在する。なお、本発明のプロセスおよび装置は、様々な代替方法によって実現することが可能である。したがって、本発明は、添付の特許請求の範囲は、本発明の真の趣旨および範囲に含まれる、このようなあらゆる変更形態、置換形態、および代替の等価形態を含むものと解釈される。
本発明の一実施形態で用いられるプロセスのフローチャート。 図1のプロセスにしたがってエッチングされる多孔質低誘電率層を示した側面図。 図1のプロセスにしたがってエッチングされる多孔質低誘電率層を示した側面図。 図1のプロセスにしたがってエッチングされる多孔質低誘電率層を示した側面図。 図1のプロセスにしたがってエッチングされる多孔質低誘電率層を示した側面図。 図1のプロセスにしたがってエッチングされる多孔質低誘電率層を示した側面図。 図1のプロセスにしたがってエッチングされる多孔質低誘電率層を示した側面図。 本発明の一実施形態で用いることができる処理チャンバの説明図。 制御器として用いることができるコンピュータシステムの説明図。 制御器として用いることができるコンピュータシステムの説明図。
符号の説明
204…多孔質誘電体層
208…基板
209…コンタクト
210…障壁層
212…キャップ層
214…反射防止膜
216…レジストマスク
220…アパーチャ
224…開口
228…保護層
230…保護壁
240…障壁層
244…銅コンタクト層
246…銅
300…プラズマ処理チャンバ
302…閉じ込めリング
304…上部電極
308…下部電極
310…ガス供給源
312…エッチャントガス供給源
316…保護層用ガス供給源
318…剥離用ガス供給源
320…排出ポンプ
328…反応容器のトップ
335…制御器
344…第1のRF供給源
348…第2のRF供給源
352…チャンバ壁
1300…コンピュータシステム
1302…モニタ
1304…ディスプレイ
1306…ハウジング
1308…ディスクドライブ
1310…キーボード
1312…マウス
1314…ディスク
1320…システムバス
1322…プロセッサ
1324…メモリ
1326…固定ディスク
1330…スピーカ
1340…ネットワークインターフェース

Claims (18)

  1. 多孔質低誘電率層内に形状を形成する方法であって、
    基板の上に、多孔質低誘電率層を配する工程と、
    前記多孔質低誘電率層の上に、パターン形成されたフォトレジストマスクを配する工程と、
    前記多孔質低誘電率層内に、形状をエッチングする工程と、
    前記形状のエッチング後に、前記形状の上に保護層を成長させる工程と、
    前記保護層の一部が除去されるように、前記パターン形成されたフォトレジストマスクを剥離させる工程であって、前記形状内に、前記保護層で形成された保護壁を残留させる、工程と、
    を備える方法。
  2. 請求項1に記載の方法であって、さらに、
    前記フォトレジストマスクを配する前に、前記多孔質低誘電率層の上にキャップ層を配する工程であって、前記フォトレジストマスクは、前記キャップ層の上に配される、工程を備える方法。
  3. 請求項1ないし2のいずれかに記載の方法であって、さらに、
    前記保護壁の上に成長層を成長させる工程を備える方法。
  4. 請求項2ないし3のいずれかに記載の方法であって、さらに、
    前記フォトレジストマスクを配する前に、前記キャップ層の上に反射防止膜を形成する工程であって、前記フォトレジストマスクは、前記反射防止膜の上に配される、工程を備える方法。
  5. 請求項1ないし4のいずれかに記載の方法であって、
    前記保護層を成長させる工程は、フッ素を含有しない層を成長させる工程を含む、方法。
  6. 請求項1ないし5のいずれかに記載の方法であって、
    前記保護層を成長させる工程は、さらに、ポリマ層を成長させる工程を含む、方法。
  7. 請求項1ないし6のいずれかに記載の方法であって、
    前記保護層は、100オングストロームから1500オングストロームまでの間の厚さである、方法。
  8. 請求項1ないし7のいずれかに記載の方法であって、
    前記ポリマ層を成長させる工程は、C24およびO2の成長用ガスを供給する工程を含む、方法。
  9. 請求項1ないし8のいずれかに記載の方法であって、
    前記剥離させる工程は、水素、窒素、アンモニア、および酸素のうちの少なくとも1つより選択された剥離用ガスを供給する工程を含む、方法。
  10. 請求項1ないし9のいずれかに記載の方法であって、
    前記多孔質低誘電率層は、ナノメートルサイズの孔を有する、方法。
  11. 請求項1ないし10のいずれかに記載の方法であって、
    前記剥離させる工程は、イオン衝撃を使用する工程を含む、方法。
  12. 請求項11に記載の方法であって、
    前記イオン衝撃は、前記保護層の上層は除去するが、前記保護層で形成された保護壁は残留させる、方法。
  13. 請求項1ないし12のいずれかに記載の方法であって、
    前記保護壁の上に成長される成長層は、障壁層である、方法。
  14. 請求項1ないし13のいずれかに記載の方法であって、さらに、
    前記基板をエッチングチャンバ内に配する工程を備え、前記エッチングする工程、前記保護層を成長させる工程、および前記パターン形成されたフォトレジストマスクを剥離させる工程は、前記エッチングチャンバ内のその場で実施される、方法。
  15. 請求項1ないし14のいずれかに記載の方法によって形成される半導体デバイス。
  16. 基板の上の多孔質低誘電率層内にマスクを通して形状をエッチングするための装置であって、
    プラズマ処理チャンバであって、
    プラズマ処理チャンバ筐体を形成するチャンバ壁と、
    前記プラズマ処理チャンバ筐体内において基板を支持するための基板支持部と、
    前記プラズマ処理チャンバ筐体内における圧力を調整するための圧力調整部と、
    プラズマを維持するために前記プラズマ処理チャンバ筐体内に電力を供給するための少なくとも1つの電極と、
    前記プラズマ処理チャンバ筐体内にガスを供給するためのガス供給口と、
    前記プラズマ処理チャンバ筐体内からガスを排出させるためのガス排出口と
    を備えるプラズマ処理チャンバと、
    前記ガス供給口に流体接続されているガス供給源と、
    前記ガス供給源、前記少なくとも1つの電極、前記圧力調整部、前記ガス供給口、および前記ガス排出口の少なくとも1つに制御可能なかたちで接続されている制御部であって、
    少なくとも1つの処理部と、
    コンピュータ可読媒体であって、
    多孔質低誘電率層内に形状をエッチングするためのエッチング用プラズマを供給するためのコンピュータ可読コードと、
    前記形状のエッチング後に前記形状の上に保護層を形成するための成長用プラズマを供給するためのコンピュータ可読コードと、
    前記多孔質低誘電率層の上からフォトレジストマスクの剥離を行うためのコンピュータ可読コードと
    を含み、前記剥離は、前記保護層の一部を除去し、前記保護層で形成された保護壁を残留させる、コンピュータ可読媒体と
    を有する制御部と
    を備える装置。
  17. 基板の上に配され、かつ、パターン形成されたフォトレジストマスクの下に配された多孔質低誘電率層内に、形状を形成する方法であって、
    前記フォトレジストマスクを通して、前記多孔質低誘電率層内に形状をエッチングする工程と、
    前記形状のエッチング後に、前記形状の上に保護層を成長させる工程と、
    前記保護層の一部が除去されるように、前記パターン形成されたフォトレジストマスクを剥離させる工程であって、前記形状内に、前記保護層で形成された保護壁を残留させる、工程と、
    を備える方法。
  18. 請求項17に記載の方法であって、
    前記保護層を成長させる工程は、さらに、ポリマ層を成長させる工程を含む、方法。
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Families Citing this family (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7226852B1 (en) * 2004-06-10 2007-06-05 Lam Research Corporation Preventing damage to low-k materials during resist stripping
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
US7749892B2 (en) * 2006-11-29 2010-07-06 International Business Machines Corporation Embedded nano UV blocking and diffusion barrier for improved reliability of copper/ultra low K interlevel dielectric electronic devices
US7838426B2 (en) * 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming
WO2009039551A1 (en) * 2007-09-26 2009-04-02 Silverbrook Research Pty Ltd Method of removing photoresist
US20090078675A1 (en) * 2007-09-26 2009-03-26 Silverbrook Research Pty Ltd Method of removing photoresist
US20090324849A1 (en) * 2007-12-28 2009-12-31 Varian Semiconductor Equipement Associates, Inc. Method for sealing pores in a porous substrate
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US20120009796A1 (en) * 2010-07-09 2012-01-12 Applied Materials, Inc. Post-ash sidewall healing
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
CN102427055A (zh) * 2011-07-12 2012-04-25 上海华力微电子有限公司 一种采用等离子体处理多孔低k值介质的方法
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9059263B2 (en) 2011-11-09 2015-06-16 QUALCOMM Incorpated Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9355862B2 (en) 2014-09-24 2016-05-31 Applied Materials, Inc. Fluorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI766433B (zh) 2018-02-28 2022-06-01 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
KR20210039194A (ko) 2019-10-01 2021-04-09 삼성전자주식회사 집적회로 소자의 제조 방법
US11837618B1 (en) 2020-08-21 2023-12-05 Samsung Electronics Co., Ltd. Image sensor including a protective layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196455A (ja) * 1999-10-29 2001-07-19 Lucent Technol Inc 半導体素子の製造方法
WO2002003454A2 (en) * 2000-06-30 2002-01-10 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
JP2003197742A (ja) * 2001-12-26 2003-07-11 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4846129A (en) * 1988-02-09 1989-07-11 Chrysler Motors Corporation Ignition system improvements for internal combustion engines
US5114259A (en) * 1990-06-01 1992-05-19 Meservy Jay A Adjustable writing platform for a notebook
US5419300A (en) * 1992-11-10 1995-05-30 Honda Giken Kogyo Kabushiki Kaisha Ignition coil unit with ignition voltage detective capacitor for internal combustion engine
US20020076935A1 (en) * 1997-10-22 2002-06-20 Karen Maex Anisotropic etching of organic-containing insulating layers
KR100520148B1 (ko) 1997-12-31 2006-05-12 주식회사 하이닉스반도체 신규한바이시클로알켄유도체와이를이용한포토레지스트중합체및이중합체를함유한포토레지스트조성물
JP3107035B2 (ja) * 1998-03-18 2000-11-06 日本電気株式会社 低雑音増幅器及びその制御回路
US6174810B1 (en) 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6071822A (en) 1998-06-08 2000-06-06 Plasma-Therm, Inc. Etching process for producing substantially undercut free silicon on insulator structures
US6150272A (en) * 1998-11-16 2000-11-21 Taiwan Semiconductor Manufacturing Company Method for making metal plug contacts and metal lines in an insulating layer by chemical/mechanical polishing that reduces polishing-induced damage
US6100200A (en) 1998-12-21 2000-08-08 Advanced Technology Materials, Inc. Sputtering process for the conformal deposition of a metallization or insulating layer
US6211063B1 (en) * 1999-05-25 2001-04-03 Taiwan Semiconductor Manufacturing Company Method to fabricate self-aligned dual damascene structures
US6235453B1 (en) * 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
US6114259A (en) * 1999-07-27 2000-09-05 Lsi Logic Corporation Process for treating exposed surfaces of a low dielectric constant carbon doped silicon oxide dielectric material to protect the material from damage
JP4427840B2 (ja) * 1999-09-17 2010-03-10 ソニー株式会社 半導体装置及びその製造方法
US6805139B1 (en) * 1999-10-20 2004-10-19 Mattson Technology, Inc. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6346490B1 (en) * 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6413877B1 (en) 2000-12-22 2002-07-02 Lam Research Corporation Method of preventing damage to organo-silicate-glass materials during resist stripping
US6653240B2 (en) * 2001-01-12 2003-11-25 International Business Machines Corporation FIB/RIE method for in-line circuit modification of microelectronic chips containing organic dielectric
US6930056B1 (en) * 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US6800558B1 (en) * 2002-01-10 2004-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist scum for copper dual damascene process
US6734096B2 (en) * 2002-01-17 2004-05-11 International Business Machines Corporation Fine-pitch device lithography using a sacrificial hardmask
WO2003083935A1 (fr) * 2002-04-03 2003-10-09 Nec Corporation Dispositif a semiconducteur et son procede de production
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7344991B2 (en) * 2002-12-23 2008-03-18 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US6919101B2 (en) * 2003-02-04 2005-07-19 Tegal Corporation Method to deposit an impermeable film on porous low-k dielectric film

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196455A (ja) * 1999-10-29 2001-07-19 Lucent Technol Inc 半導体素子の製造方法
WO2002003454A2 (en) * 2000-06-30 2002-01-10 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
JP2003197742A (ja) * 2001-12-26 2003-07-11 Toshiba Corp 半導体装置およびその製造方法

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