JP4427840B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4427840B2
JP4427840B2 JP26401699A JP26401699A JP4427840B2 JP 4427840 B2 JP4427840 B2 JP 4427840B2 JP 26401699 A JP26401699 A JP 26401699A JP 26401699 A JP26401699 A JP 26401699A JP 4427840 B2 JP4427840 B2 JP 4427840B2
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor device
inorganic material
bonded
wall surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP26401699A
Other languages
English (en)
Other versions
JP2001085522A (ja
Inventor
浩一 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP26401699A priority Critical patent/JP4427840B2/ja
Publication of JP2001085522A publication Critical patent/JP2001085522A/ja
Application granted granted Critical
Publication of JP4427840B2 publication Critical patent/JP4427840B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、多孔質無機材料から成る絶縁膜を有する信頼性の高い半導体装置と、その簡便な製造方法に関する。
【０００２】
【従来の技術】
近年の高集積化半導体装置においては、多層配線構造の採用や絶縁膜の厚さの減少に伴って配線間容量が増大し、信号遅延や消費電力の増大がますます深刻化する傾向にある。このため、従来の絶縁膜の代表的な構成材料であるＳｉＯ2（誘電率ｋ＝３．９）や酸化フッ化シリコン（ＳｉＯＦ；ｋ＝３．４〜３．６）に代えて、より誘電率ｋ（＝ε／ε0，比誘電率と称されることもある）の低い材料を絶縁膜の構成材料として用いることが検討されている。半導体装置の目標デザインルール０．１８μｍ、０．１３μｍ及び０．１０μｍの各世代において要求される誘電率ｋは、それぞれ概ねｋ＝３．０〜２．５、ｋ＝２．５〜２．０、及びｋ＝２．５〜１．０である。目標デザインルール０．１３μｍの世代までは、絶縁膜の構成材料として有機化合物を使用し、有機化合物の分子設計によりイオン分極や電子分極を低減し、以て、絶縁膜の低誘電率化を図ることが可能であるが、目標デザインルール０．１０μｍの世代では、より一層の低誘電率化を図るために、密度の低い構成材料を採用することが有望とみられている。
【０００３】
かかる密度の低い絶縁膜の構成材料の１つに、多孔質の酸化シリコン系材料、即ち、多孔質シリカがある。多孔質シリカから成る絶縁膜の形成方法としては、例えば、通常の方法で形成した酸化シリコン膜に、物理的に多数の空孔を形成する方法や、シラノール化合物の脱水縮合反応によって生成したシロキサン結合を用いて酸化シリコン膜内部に３次元的網目構造を形成する際に、網目構造の間隙に有機溶媒や有機官能基を残留させておき、加熱硬化処理（キュア）時における有機溶媒の揮発や有機官能基の熱分解を利用して酸化シリコン膜を発泡させる方法が知られている。酸化シリコン膜の誘電率ｋと密度（ｇ／ｃｍ3）、あるいは誘電率ｋと空孔率（％）との間には、概ね図１２に示すような直線関係があることが知られている。図中、直線関係がハッチングを施した帯状の領域で表現されているのは、酸化シリコン膜中に残留する微量の炭素あるいは有機官能基の影響で、数値に若干の幅が生ずる場合があるからである。この図より、酸化シリコン膜の誘電率ｋを例えば２．０以下とするためには、密度を概ね１．０以下、空孔率を概ね６０％以上とする必要があることがわかる。
【０００４】
【発明が解決しようとする課題】
ところで、半導体装置の製造プロセスにおいて、絶縁膜には、プラグ形成用の開口部、配線形成用の溝部、あるいは開口部と溝部の双方が形成される。いずれの場合も、開口部や溝部には最終的に導電材料層が埋め込まれ、プラグや配線が形成される。ここで、酸化シリコン系材料を用いて形成された絶縁膜については、従来よりガスの吸収と放出がプロセス上の問題となっている。具体的には、絶縁膜に吸着されていた大気中の水分が、半導体装置の製造プロセス中の加熱工程にて開口部内に放出され、導電材料層による開口部の埋込み特性が劣化することがある。あるいは、既に開口部内が導電材料層で埋め込まれてプラグが形成されている場合には、プラグが酸化されて開口部の内壁から剥離したり、酸化によりプラグの電気抵抗率が上昇して所望の導通が達成されなくなる、所謂ポイズンド・ビア(poisened via)と称される不具合が発生する虞れがある。
【０００５】
上記の劣化や不具合は、絶縁膜がバルク状の酸化シリコン系材料を用いて構成されていた頃から既に問題となっていたが、多孔質の酸化シリコン系材料、即ち多孔質シリカを用いて絶縁膜を構成する場合には、問題は一層深刻化する。なぜなら、バルク状の酸化シリコン系材料中では水分その他のガス（以下、水分等と称することがある）が結晶粒界を通って拡散するに過ぎなかったのに対し、多孔質シリカでは多数の空孔の存在により大気との接触面積が増大するので、絶縁膜がより大量の水分等を収着することが可能となるからである。しかも、多孔質シリカは、空孔率が高くなる程、空孔同士が連通する頻度が高まるため、絶縁膜の表層部に位置する空孔に一旦収着された水分等は、連通した空孔を通じて絶縁膜の深部にまで速やかに到達してしまう虞れが大きい。即ち、多孔質シリカ中では、収着水分等の絶対量も移動速度も、バルク状の酸化シリコン系材料中におけるより遥かに大きくなってしまう。
【０００６】
多孔質シリカに収着された水分等を、従来の脱ガス工程では十分に除去し得ないことも、新たな問題となっている。バルク状の酸化シリコン系材料に吸着された水分等を除去するための従来の脱ガス工程は、導電材料層の製膜工程前に設けられ、典型的には、真空中、４００°Ｃ，５分間といった脱ガス条件が採用されている。これに対し、より大量の水分等を収着した多孔質シリカの脱ガスを行うためには、例えば脱ガス温度を４５０°Ｃ程度に高めたり、脱ガス時間を１５分間程度に延長することが必要となる。しかしながら、かかる脱ガス条件の過酷化は、スループットの向上、あるいは半導体層に含まれる不純物の拡散や突抜けを防止する観点から、極めて不利となる。
【０００７】
この問題を解決するために、例えば、第５９回応用物理学会学術講演会講演予稿集（１９９８年）、第７２７頁、演題番号１７ｐ−ＺＧ−４には、ＳＯＧ（スピンオングラス）と有機ポリマーを複合化させた相互貫入型の低誘電率多孔質ＳＯＧ材料が提案されている。この材料は、云わば、多孔質シリカの空孔の全体に有機ポリマーを埋め込んだものであるが、これでは、「低密度化による低誘電率化」を旨とする多孔質シリカの長所が活かされず、達成し得る誘電率ｋの下限値も比較的高いままである。
【０００８】
そこで本発明は、多孔質シリカに代表される多孔質無機材料を用いて絶縁膜を構成した場合にも、多孔質無機材料の低密度、低誘電率といった長所を活かしつつ、空孔を通じた水分等の移動を抑制した信頼性の高い半導体装置と、かかる半導体装置を簡便に製造する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の目的を達成するための本発明の半導体装置は、
基体上に多孔質無機材料から成る絶縁膜を備え、
絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団が結合していることを特徴とする。
【００１０】
また、上述の目的を達成するための本発明の半導体装置の製造方法は、上述した本発明の半導体装置を製造するための方法であり、
（イ）基体上に多孔質無機材料から成る絶縁膜を形成する工程と、
（ロ）水酸基よりも嵩高い原子団を供給し得る化合物を気体状にて絶縁膜と接触させることにより、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させる工程、を有することを特徴とする。
【００１１】
通常、無機材料の表面においては、無機材料の構成原子のダングリング・ボンド（切れた結合手）は、大気中の水分との反応によって水酸基で終端されている場合が多い。本発明の半導体装置では、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団が結合しているので、絶縁膜の表層部に位置する空孔の容積はかかる原子団の結合前に比べて減少するか、場合によっては空孔がほぼ閉鎖された状態となる。ここで、「水酸基よりも嵩高い原子団」とは、構成原子数、構成原子の配列様式（骨格）、立体配座、電子雲の広がり、共鳴構造の存在等の要因によって、水酸基よりも大きな立体障害を達成し得る、有機、無機のあらゆる原子団を指す。従って、絶縁膜の表層部に位置する空孔の内壁面がかかる嵩高い原子団で覆われたり、あるいは空孔がほぼ嵩高い原子団で閉鎖されることにより、大気中の水分その他のガス（以下、水分等と称することがある）の絶縁膜内への拡散経路が断たれ、空孔を介した水分等の吸収や放出が抑制される。従って、従来問題となっていたポイズンド・ビア等の不具合の発生を防止し、半導体装置の信頼性を高めることができる。しかも、嵩高い原子団の結合によって容積が減少されたり、あるいはほぼ閉鎖される空孔は、絶縁膜の表層部に位置する空孔に限られ、絶縁膜の深奥部に位置する空孔に何ら変化は生じないため、本発明の半導体装置においては、絶縁膜全体としての空孔率は大幅に低下せず、従って誘電率ｋを低く維持することができる。尚、本明細書中において、以下、嵩高い原子団を結合させる操作を「改質」と称し、嵩高い原子団が結合された空孔が存在する絶縁膜の部分を「改質部」と称することがある。
【００１２】
本発明の半導体装置及びその製造方法では、多孔質無機材料として、誘電率ｋが概ね２．５以下の材料を想定している。上記の多孔質無機材料は、典型的には多孔質シリカである。誘電率ｋが１．７〜２．３の多孔質シリカは、概ね５５〜６０％の空隙率、及び、概ね０．８５〜１．１５ｇ／ｃｍ3の密度を有する。但し、本発明では、実用上十分な機械的強度を維持し得る限りにおいて、より大きな空隙率と、１．０により近い低い誘電率を有する多孔質無機材料を選択することができる。
【００１３】
多孔質シリカの空孔の内壁面に露出した多孔質無機材料の構成原子は、シリコン原子及び／又は酸素原子である。即ち、嵩高い原子団は、シリコン原子に結合していてもよいし、シリコン原子に結合した水酸基に由来する酸素原子に結合していてもよいし、あるいは、一部がシリコン原子に結合し、残部が酸素原子に結合していてもよい。更に、１個の嵩高い原子団が多孔質無機材料の表面に存在する水酸基と反応し得る官能基を複数含む場合、多孔質無機材料の複数のシリコン原子同士、複数の酸素原子同士、あるいはシリコン原子と酸素原子とが、１個の嵩高い原子団によって架橋されてもよい。
【００１４】
また、本発明の半導体装置及びその製造方法において、水酸基よりも嵩高い原子団（以下、単に、嵩高い原子団と称する）としては、複数の官能基が結合したシリコン原子、複数の官能基が結合した窒素原子、複数の官能基が結合した炭素原子のいずれかを有する原子団を例示することができる。嵩高い原子団に含まれるこれらシリコン原子、窒素原子又は炭素原子を、以下、「中心原子」と称する場合がある。嵩高い原子団の中のどの原子が多孔質無機材料の構成原子との結合に関与するかは、嵩高い原子団の供給源となる化合物の種類に応じて異なり、中心原子が結合に関与する場合もあれば、中心原子に結合した官能基に含まれる原子が結合に関与する場合もある。
【００１５】
シリコン原子を中心原子とする嵩高い原子団は、一般式−Ａx−Ｓｉ（Ｒ）3（ｘ＝０又は１）で表すことができる。式中の−Ｓｉ（Ｒ）3は、複数（ここでは３個）の官能基Ｒが結合したシリコン原子に相当する。また、式中のＡは、多孔質無機材料の構成原子と中心原子であるシリコン原子との間に存在し得る連結部を表すが、ｘ＝０の場合もあり得る。即ち、連結部Ａが存在する場合もあれば、存在しない場合もある。連結部Ａが存在する場合、連結部Ａを、イソシアナト基（−Ｎ＝Ｃ＝Ｏ）に由来する構造部とすることができる。イソシアナト基は、多孔質無機材料の表面に存在する水酸基に対し、室温程度の温度域でも高い反応性を示す。後述する本発明の半導体装置の製造方法において、嵩高い原子団の供給源である化合物がシリコン原子に結合したイソシアナト基を有する場合、多孔質無機材料のシリコン原子と嵩高い原子団の中心原子であるシリコン原子とがウレタン結合（−Ｏ−ＣＯ−Ｎ−）を介して結合し得る。このウレタン結合は、イソシアナト基に由来する構造部に相当し、連結部Ａを構成する。尚、イソシアナト基と水酸基との反応によりイソシアナト基全体が脱離する場合は、連結部Ａは形成されず、多孔質無機材料のシリコン原子と嵩高い原子団の中心原子であるシリコン原子とが直接に結合した構造（−*Ｓｉ−Ｓｉ−）や、双方のシリコン原子が酸素原子を介して結合した構造（−*Ｓｉ−Ｏ−Ｓｉ−）が得られる。上記の表記中、「*Ｓｉ」は、多孔質無機材料に由来するシリコン原子を表す。
【００１６】
上述のシリコン原子を中心原子とする嵩高い原子団において、官能基Ｒは、水素原子；メチル基、エチル基等のアルキル基；メトキシ基、エトキシ基等のアルコキシ基；未反応のイソシアナト基；ジアゾ基；その他、環状／鎖状の別、飽和／不飽和の別、炭素原子と水素原子以外の構成原子の有無を問わない有機基の中から、適宜選択することができる。但し、この選択は、通常の半導体プロセスに含まれる熱処理等の工程において、嵩高い原子団が改質部に安定に存在し得ることを考慮して行うことが重要である。水素原子は厳密には「基」ではないが、ここでは便宜上、官能基Ｒに含めるものとする。未反応のイソシアナト基とは、多孔質無機材料の構成原子との間に結合を生成するための反応（以下、結合生成反応と称する）に関与しなかったイソシアナト基を意味する。未反応のイソシアナト基が生じ得る場合とは、嵩高い原子団の供給源である化合物がシリコン原子に結合したイソシアナト基を２個以上有しており、これらイソシアナト基の一部のみが結合生成反応に関与した場合、あるいは、イソシアナト基以外の基が結合生成反応に関与した場合である。官能基Ｒが２個以上ある場合、各官能基Ｒは同一であっても異なっていてもよい。
【００１７】
本発明の半導体装置の製造方法においては、嵩高い原子団を供給し得る化合物を気体状にて絶縁膜と接触させることにより、「改質」を行う。つまり、この気体状の化合物が、嵩高い原子団の供給源である。嵩高い原子団がシリコン原子を中心原子として含む場合、嵩高い原子団の供給源としては、シラン誘導体を用いることが好適である。シラン誘導体は、室温付近の温度領域において、気体として取扱い可能な程度の蒸気圧を有するものが多く、絶縁膜に向けて噴霧する等の方法によって容易に接触させることができるからである。尚、改質には必ずしも化合物の純粋な気体を用いる必要はなく、希ガスや窒素等の不活性ガスで希釈した化合物の気体を用いてもよい。
【００１８】
シラン誘導体としては、シリコン原子に結合したイソシアナト基を有する化合物を用いることが好適である。かかるシラン誘導体は、一般式Ｓｉ（ＮＣＯ）x（Ｒ）4-x（Ｒ＝官能基，ｘ＝１〜４の整数）で表される。官能基Ｒの種類については上述した通りである（但し、イソシアナト基を除く）が、本発明の半導体装置の製造方法においては、シラン誘導体を気体状態で使用するため、シラン誘導体を室温付近の温度領域において気体として取り扱い得る範囲内で、官能基Ｒの種類を選択することが特に好ましい。尚、シラン誘導体は、イソシアナト基の代わりにジアゾ基（−Ｎ2）を含んでいてもよい。ジアゾ基を含むシラン誘導体としては、Ｎ2−Ｓｉ（ＣＨ3）3を例示することができ、この場合、嵩高い原子団としては主として−Ｎ−Ｓｉ（ＣＨ3）3が得られる。
【００１９】
窒素原子を中心原子とする嵩高い原子団としては、−Ｎ（ＣＨ3）Ｈ等の第１アミノ基、−Ｎ（ＣＨ3）2等の第２アミノ基、−Ｎ（ＣＨ3）3等の第３アミノ基（但し、絶縁膜に結合した状態では第四アンモニウム塩として陰イオンと共に存在）を挙げることができ、これらの原子団を供給し得る化合物としては、（ＣＨ3）xＮ(+)Ｈ4-xＯＨ(-)等の第四アンモニウム塩や、（ＣＨ3）ＮＨＣＯＯＨ（メチルカルバミン酸）の誘導体を挙げることができる。メチルカルバミン酸の誘導体としては、アンモニウム塩、メチルアミン塩、カルシウム塩、バリウム塩等の塩；エチルエステル等のエステル；酸塩化物；酸アミドを例示することができる（メチルカルバミン酸自体は遊離化合物として得られない）。また、炭素原子を中心原子とする嵩高い原子団としては、−Ｃ（ＮＨ2）xＨ3-x（ｘ＝１〜３の整数）を挙げることができ、かかる原子団を供給し得る化合物としては、（ＮＨ2）xＣＨ3-xＣＯＯＨを挙げることができる。
【００２０】
本発明の半導体装置及びその製造方法において、水酸基よりも嵩高い原子団が結合される空孔は絶縁膜の表層部に位置する空孔であるが、その表層部とは、典型的には、絶縁膜に設けられた配線形成用の溝部及び／又はプラグ形成用の開口部の「少なくとも」側壁面に存在する。「少なくとも」と記載したのは、側壁面絶縁膜の上面や溝部の底面に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団が結合されていてもよいからである。尚、絶縁膜に設けられた溝部や開口部には、最終的に導電材料層を略平坦に埋め込んで配線やプラグを形成することを想定しており、このようにして達成された構造をダマシン構造、かかるダマシン構造を実現するためのプロセスを「ダマシン・プロセス」と称している。絶縁膜に配線形成用の溝部のみを形成し、溝部に埋め込まれた導電材料層によって配線を形成するプロセスを、シングルダマシン・プロセスと称する。また、配線形成用の溝部に加え、この溝部の底部に接続するプラグ形成用の開口部を絶縁膜に形成し、溝部と開口部とに埋め込まれた導電材料層によってプラグと配線の双方を形成するプロセスを、デュアルダマシン・プロセスと称する。尚、絶縁膜にプラグ形成用の開口部のみを形成し、開口部に埋め込まれた導電材料層によってプラグを形成するプロセスは、埋込みプラグ・プロセスと称される。尚、本発明の半導体装置の製造方法をシングルダマシン・プロセス又はデュアルダマシン・プロセスに適用する場合には、絶縁膜に溝部を形成する際の溝部の深さの制御性を高めるために、多孔質無機材料から成る絶縁膜の厚さ方向の中途部に、絶縁膜よりもエッチング速度の低い材料から成る中間膜（エッチング停止層を称されることもある）を設けることができる。
【００２１】
本発明の半導体装置の製造方法は、絶縁膜のどの面に位置する空孔に嵩高い原子団を結合させるか（即ち、絶縁膜のどの部分を「改質」するか）により、下記の第１の構成〜第３の構成に分類することができる。
【００２２】
第１の構成においては、工程（イ）の終了後、工程（ロ）に先立ち、絶縁膜に配線形成用の溝部及び／又はプラグ形成用の開口部を形成し、工程（ロ）では、配線形成用の溝部及び／又はプラグ形成用の開口部の少なくとも側壁面において、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させることができる。溝部や開口部の側壁面は、ダマシン・プロセスや埋込みプラグ・プロセスにより埋め込まれる導電材料層と接触する部分なので、この部分が「改質」されることにより、空孔を通じた水分等の移動が抑制され、ポイズンド・ビア等の不具合を回避することができる。
【００２３】
第１の構成に係る半導体装置の製造方法においては、絶縁膜に配線形成用の溝部及び／又はプラグ形成用の開口部を形成する際のマスクとして、フォトレジスト材料から成る有機マスクを用いることもできるが、例えば窒化シリコンから成る無機マスクを使用することが特に好適である。本発明では、絶縁膜が多孔質無機材料から構成されているので、無機マスクの方が有機マスクに比べ、空孔内へのマスク材料の滲み込みが少なく、取扱いが容易となるからである。無機マスクを使用する場合は、絶縁膜上に無機材料層を形成し、無機材料層をパターニングして無機マスクを形成し、無機マスクを介して絶縁膜を除去すればよい。
【００２４】
絶縁膜に溝部及び／又の開口部を形成した後の無機マスクは、そのまま絶縁膜上に残しておき、例えばダマシン・プロセスや埋込みプラグ・プロセスにおいて導電材料層の剰余部をエッチバック法やＣＭＰ（化学的／機械的研磨）法によって除去する際のエッチバック停止層あるいはＣＭＰ停止層として用いることができる。残された無機マスクは、多孔質無機材料から成る絶縁膜と共に、層間膜を構成し得る。但し、無機マスクの典型的な構成材料である窒化シリコンは、誘電率ｋが酸化シリコンに比べても遥かに高いため、層間膜の低誘電率化の観点からは除去した方がよい場合もある。そこで、第２の構成に係る半導体装置の製造方法においては、工程（ロ）に先立って無機マスクを除去し、工程（ロ）では、配線形成用の溝部及び／又はプラグ形成用の開口部の側壁面、並びに、絶縁膜の上面において、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させることができる。つまり、第２の構成によれば、絶縁膜の上面も改質されることになるので、第１の構成に比べて絶縁膜の改質効果を高めることができる。
【００２５】
第３の構成に係る半導体装置の製造方法においては、マスクを形成する前、つまり、溝部や開口部を形成する前の絶縁膜の表面を改質する。即ち、工程（ロ）の後に、（ハ）絶縁膜上にマスクを形成する工程と、（ニ）マスクを介して絶縁膜を除去することにより、絶縁膜に配線形成用の溝部及び／又はプラグ形成用の開口部を形成する工程、を更に経る。第３の構成においては、マスクとして有機マスクも無機マスクのいずれも用いることができる。
【００２６】
第３の構成に係る半導体装置の製造方法は、工程（ニ）の後に、（ホ）配線形成用の溝部及び／又はプラグ形成用の開口部の側壁面において、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させる工程、を更に有していてもよい。これにより、絶縁膜の表面全体が改質されることになる。
【００２７】
本発明の半導体装置の製造方法において使用する基体は、プロセスの種類に応じて異なる。本発明を埋込みプラグ・プロセス又はデュアルダマシン・プロセスへ適用することを想定した場合には、基体として、例えばシリコンから成る半導体基板、ソース／ドレイン領域等の不純物領域が形成された半導体基板、配線が形成された半導体基板を例示することができる。また、本発明をシングルダマシン・プロセスへ適用することを想定した場合には、基体として、例えば下層絶縁層を例示することができる。この下層絶縁層の表面には、下層絶縁層よりもエッチング速度の遅い絶縁層が形成されていてもよい。
【００２８】
【発明の実施の形態】
以下、図面を参照しながら、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００２９】
（実施の形態１）
実施の形態１では、第１の構成に係る半導体装置の製造方法を適用した埋込みプラグ・プロセスと、得られる半導体装置について、図１及び図２を参照しながら説明する。
【００３０】
［工程−１００］
先ず、基体１０上に絶縁膜１１を形成する。基体１０は、通常の半導体プロセスのあらゆる段階における構成を有していてよいが、ここでは例えば不純物領域が形成された半導体基板を用いる。又、基体１０が任意の素子を被覆する下層絶縁膜である場合には、例えばその素子の電極が下層配線として存在する。絶縁膜１１は、多孔質無機材料、具体的には例えば酸化シリコン系のキセロゲル膜（アライド・シグナル社製，商品名 Nanoglass，ｋ＝２．０）をスピンコート法により基体１０上に約４×１０-7ｍ（４００ｎｍ）の厚さに塗布し、約４００°Ｃにてキュアを行うことにより形成することができる。この絶縁膜１１の密度は約０．８ｇ／ｃｍ3、空孔率は約４０％である。次に、全面に厚さ約２×１０-8ｍ（２０ｎｍ）の窒化シリコン膜を無機材料層として製膜し、この窒化シリコン膜を図示されないレジスト・マスクを介してエッチングすることにより、無機マスク１２を形成する。ここまでのプロセスが終了した状態を、図１の（Ａ）に示す。
【００３１】
［工程−１１０］
次に、プラズマエッチングにより絶縁膜１１にプラグ形成用の開口部１３を形成する［図１の（Ｂ）参照］。この時のエッチング条件の一例を、下記の表１に示す。表１に示すエッチング条件は、バルク状の酸化シリコン膜の一般的なエッチング条件であり、バルク状の酸化シリコン膜についてはおおよそ４×１０-7ｍ（４００ｎｍ）／分のエッチング速度が達成されるが、本発明では、絶縁膜１１を構成する多孔質無機材料の空孔率が大きくなるに従って、エッチング速度は上記の値よりも増大した。
【００３２】
［表１］
エッチング装置：マグネトロンＲＩＥ（反応性イオン・エッチング）装置
Ｃ4Ｆ8流量 ：１２ＳＣＣＭ
ＣＯ流量 ：１５０ＳＣＣＭ
Ａｒ流量 ：２００ＳＣＣＭ
ＲＦパワー ：１．６ｋＷ（１３．５６ＭＨｚ）
圧力 ：５．３Ｐａ
エッチング温度：１５°Ｃ
【００３３】
［工程−１２０］
次に、水酸基よりも嵩高い原子団を供給し得る化合物を気体状にて絶縁膜１１と接触させることにより、開口部１３の側壁面において、絶縁膜１１の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子（ここではシリコン原子及び／又は酸素原子）に、水酸基よりも嵩高い原子団を結合させる。実施の形態１では、上記化合物としてテトライソシアナトシランＳｉ（ＮＣＯ）4（略称ＴＩＣＳ）を用いるので、水酸基よりも嵩高い原子団としては、−Ｓｉ（ＮＣＯ）3や−ＣＯ−Ｎ−Ｓｉ（ＮＣＯ）3が主体となる。ＴＩＣＳは、２０°Ｃにて約３５Ｐａ（０．２６Ｔｏｒｒ）の蒸気圧を有する。ここでは、絶縁膜１１を、例えば約５％ＴＩＣＳ／Ｎ2混合気体に２５°Ｃ、大気圧下で３分間接触させる。この結果、図１の（Ｃ）に示すように、開口部１３の側壁面に改質部１１Ａが形成される。
【００３４】
図２に、改質前と改質後の絶縁膜１１の状態を模式的に示す。図２の（Ａ）は改質前、図２の（Ｂ）は改質後の状態にそれぞれ対応する。絶縁膜１１の内部には多数の空孔２０が存在しており、改質前の状態では、空孔２０の内壁面にシリコン原子（Ｓｉ）が露出し、このシリコン原子に水酸基（−ＯＨ）が結合している。空孔率がある程度以上大きい絶縁膜１１では、空孔２０同士が互いに連通する頻度が高いので、図中矢印で示すように、絶縁膜１１の表層部から深奥部に亘り大量のガスの出入りが生じ易い。一方、改質後では、絶縁膜１１の表層部に位置する空孔の内壁面に露出したシリコン（Ｓｉ）原子及び／又は酸素（Ｏ）原子に嵩高い原子団が結合され、絶縁膜１１の表層部に改質部１１Ａが形成される。改質部１１Ａにおいては、空孔２０の容積が減少するか、あるいは嵩高い原子団によりほぼ空孔２０が閉鎖されて絶縁膜１１が稠密化された状態となり、従って、絶縁膜１１の表層部から深奥部に亘るガスの出入りは抑制される。しかし、容積が減少したり、閉鎖された状態となる空孔２０は、改質部１１Ａに存在する空孔２０のみなので、絶縁膜１１全体の空孔率が大きく低下することはなく（即ち、密度が増大することはなく）、従って低誘電率が維持される。尚、図１の（Ｃ）に示した無機マスク１２を除去し、希フッ酸水溶液を用いて絶縁膜１１をエッチングすると、エッチング速度が低下した王冠状の改質部１１Ａが、基体１０上に残る。このことからも、絶縁膜１１の密度の上昇は、改質部１１Ａにおいて局部的に生じていることが確認できる。
【００３５】
上述のように側壁面が改質された開口部１３には、通常の手順に従って導電材料層を埋め込み、プラグを形成することができる。この時、無機マスク１２は絶縁膜１１上に残しておき、絶縁膜１１と共に層間膜の構成要素として用いることができる。無機マスク１２は、開口部１３に導電材料層を埋め込む際のエッチバック停止層あるいはＣＭＰ停止層としても機能し得る。側壁面が改質された開口部１３内には、半導体プロセスに含まれるあらゆるアニール処理においても、絶縁膜１１中からのガス放出が抑制される、ポイズンド・ビア等の不具合が回避され、半導体装置の信頼性や歩留が著しく改善される。
【００３６】
（実施の形態２）
実施の形態２は、第２の構成に係る半導体装置の製造方法を適用した埋込みプラグ・プロセスと、得られる半導体装置に関する。実施の形態２が実施の形態１と異なる点は、改質に先立って無機マスク１２を除去する点である。実施の形態２を、図３を参照しながら説明する。図３で用いる参照符号は図１と一部共通であり、共通部分については詳しい説明を省略する。
【００３７】
［工程−２００］
無機マスク１２を介して絶縁膜１１をエッチングし、絶縁膜１１に開口部１３を形成するまでのプロセスを、実施の形態１の［工程−１００］〜［工程−１１０］と同様に行う［図３の（Ａ）参照］。
【００３８】
［工程−２１０］
次に、反応性イオン・エッチングにより、無機マスク１２を除去する。このエッチングは、通常の窒化シリコン膜のエッチング条件に従って行うことができる［図３の（Ｂ）参照］。
【００３９】
［工程−２２０］
次に、絶縁膜１１をＴＩＣＳ−Ｎ2混合気体と接触させることにより、図３の（Ｃ）に示すように、開口部１３の側壁面、並びに、絶縁膜１１の上面に改質部１１Ａを形成する。改質条件は、実施の形態１の［工程−１２０］と同様とすることができる。実施の形態２では、このようにして絶縁膜１１の表面全体が改質されるので、次工程において開口部１３を埋め込むための導電材料層を全面に形成する際に、めっき法を採用できる利点が生ずる。また、誘電率ｋの高い窒化シリコンから成る無機マスク１２が除去されることにより、層間膜全体としての誘電率ｋを下げることができる。
【００４０】
（実施の形態３）
実施の形態３は、第３の構成に係る半導体装置の製造方法を適用した埋込みプラグ・プロセスと、得られる半導体装置に関する。実施の形態３が実施の形態１及び実施の形態２と異なる点は、マスクの形成に先立って絶縁膜１１の上面を改質する点である。実施の形態３を、図４及び図５を参照しながら説明する。図４及び図５で用いる参照符号は図１と一部共通であり、共通部分については詳しい説明を省略する。
【００４１】
［工程−３００］
先ず、実施の形態１と同様にして基体１０上に絶縁膜１１を形成した後、絶縁膜１１をＴＩＣＳ−Ｎ2混合気体と接触させることにより、絶縁膜１１の上面に改質部１１Ａを形成する［図４の（Ａ）参照］。
【００４２】
［工程−３１０］
次に、図４の（Ｂ）に示すように、絶縁膜１１上にマスク１４を形成する。このマスク１４の構成材料としては、前述の無機マスク１２と同様に窒化シリコンを用いてもよいが、ここではフォトレジスト材料を使用し、無機マスク１２よりも少ない工数でマスク１４を形成する。絶縁膜１１の上面に稠密な改質部１１Ａが形成されているため、フォトレジスト材料が絶縁膜１１中に滲み込む虞れはほとんどない。
【００４３】
［工程−３２０］
次に、図４の（Ｃ）に示すように、マスク１４を介して絶縁膜１１をエッチングし、絶縁膜１１に開口部１３を形成する。エッチングは、実施の形態１の［工程−１１０］で述べたと同様に行うことができる。
【００４４】
［工程−３３０］
次に、絶縁膜１１をＴＩＣＳ−Ｎ2混合気体と接触させることにより、図５の（Ａ）に示すように、開口部１３の側壁面に改質部１１Ａを形成する。これにより、既に上面に形成されている改質部１１Ａと併せて、絶縁膜１１の表面はすべて改質部１１Ａに覆われることになる。
【００４５】
［工程−３４０］
次に、酸素プラズマを用いた通常のアッシングを行い、図５の（Ｂ）に示すように、マスク１４を除去する。尚、［工程−３３０］と［工程−３４０］の順番は入れ替えることもできる。
【００４６】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。例えば、上述の各実施の形態では、埋込みプラグ・プロセスについて説明したが、シングルダマシン・プロセスやデュアルダマシン・プロセスにおいても、同様に絶縁膜１１を改質することができる。
【００４７】
図６には、第１の構成又は第２の構成に係る半導体装置の製造方法をシングルダマシン・プロセスに適用した例を示す。尚、図６で用いる参照符号は図１と一部共通であり、共通部分については詳しい説明を省略する。先ず、無機マスク１２の形成までのプロセスを実施の形態１の［工程−１００］と同様に行った後、無機マスク１２を介して絶縁膜１１をエッチングすることにより、配線形成用の溝部１５を形成する［図６の（Ａ）参照］。第１の構成に係る半導体装置の製造方法では、次に、絶縁膜１１をＴＩＣＳ−Ｎ2混合気体と接触させることにより、溝部１５の側壁面及び底面に改質部１１Ａを形成する［図６の（Ｂ−１）参照］。また、第２の構成に係る半導体装置の製造方法では、無機マスク１２を除去した後に改質を行い、溝部１５の側壁面及び底面に加え、絶縁膜１１の上面にも改質部１１Ａを形成する［図６の（Ｂ−２）参照］。
【００４８】
図７には、第３の構成に係る半導体装置の製造方法をシングルダマシン・プロセスに適用した例を示す。先ず、絶縁膜１１の表面に改質部１１Ａを形成するまでのプロセスを、実施の形態３の［工程−３００］と同様に行う［図７の（Ａ）参照］。次に、絶縁膜１１上に無機マスク１２を形成し、更に、無機マスク１２を介して絶縁膜１１をエッチングすることにより、溝部１５を形成する［図７の（Ｂ）参照］。尚、無機マスク１２に替えて、フォトレジスト材料から成るマスクを形成してもよい。次に、溝部１５の側壁面及び底面に改質部１１Ａを形成する［図７の（Ｃ）参照］。尚、この改質は、無機マスク１２を除去した後に行ってもよい。
【００４９】
図８には、第１の構成又は第２の構成に係る半導体装置の製造方法をデュアルダマシン・プロセスに適用した例を示す。デュアルダマシン・プロセスでは、絶縁膜１１のエッチングが開口部１３を形成する段階と溝部１５を形成する段階の２段階に分けて行われるが、改質をいずれの段階の終了時に行うか、また、改質時に無機マスク２２を除去するか否かに応じて、４通りのプロセスが存在する。これら４通りのプロセスを、図８の（Ａ）〜図８の（Ｆ）の並び順で表現すると、下記の▲１▼〜▲４▼となる。
▲１▼（Ａ）→（Ｂ）→（Ｃ）
▲２▼（Ａ）→（Ｂ）→（Ｆ）
▲３▼（Ａ）→（Ｄ）→（Ｅ）→（Ｃ）
▲４▼（Ａ）→（Ｄ）→（Ｅ）→（Ｆ）
【００５０】
プロセス▲１▼では、先ず、無機マスク１２を介して絶縁膜１１をエッチングすることにより開口部１３を形成し［図８の（Ａ）参照］、次に、無機マスク１２を除去して新たな無機マスク２２を形成し、無機マスク２２を介して絶縁膜１１をエッチングすることにより溝部１５を形成する［図８の（Ｂ）参照］。この後、改質を行うことにより、開口部１３の側壁面、並びに、溝部１５の側壁面と底面に改質部１１Ａを形成する。プロセス▲２▼では、プロセス▲１▼における改質を無機マスク２２を除去した後に行うことにより、絶縁膜１１の上面にも改質部１１Ａを形成する［図８の（Ｆ）参照］。プロセス▲３▼では、開口部１３を形成した段階で、一旦、改質を行い、開口部１３の側壁面に改質部１１Ａを形成する［図８の（Ｄ）参照］。次に、無機マスク１２を除去して新たな無機マスク２２を形成し、無機マスク２２を介して絶縁膜１１をエッチングすることにより溝部１５を形成する［図８の（Ｅ）参照］。この後、改質を行うことにより、開口部１３の側壁面、並びに、溝部１５の側壁面と底面に改質部１１Ａを形成する［図８の（Ｃ）参照］。プロセス▲４▼では、プロセス▲３▼における改質を無機マスク２２を除去した後に行うことにより、絶縁膜１１の上面にも改質部１１Ａを形成する［図８の（Ｆ）参照］。
【００５１】
尚、上述のプロセス▲１▼〜プロセス▲４▼においては、絶縁膜１１上に無機マスク１２を形成する前に、図９の（Ｇ）に示すように、絶縁膜１１の上面に改質部１１Ａを予め形成しておくこともできる。図９に示した無機マスク１２及び無機マスク２２は、いずれもフォトレジスト材料から成るマスクに置き換えることができる。
【００５２】
ところで、デュアルダマシン・プロセスでは、溝部１５を形成するための２段階目のエッチングの制御性を高めるために、図１０に示すように、絶縁膜１１の厚さ方向の中途部に、絶縁膜１１よりもエッチング速度の遅い材料（典型的には窒化シリコン）から成る中間膜１６が設けられる場合がある。図１０の（Ａ）〜図１０の（Ｆ）は、図８の（Ａ）〜図８の（Ｆ）にそれぞれ中間膜１６を追加した構成を示している。また、図１１の（Ａ）〜図１１の（Ｇ）は、図９の（Ａ）〜図９の（Ｇ）にそれぞれ中間膜１６を追加した構成を示している。
【００５３】
上述の各実施の形態では、ＴＩＣＳを用いて改質を行ったが、ＴＩＣＳに替えて、Ｓｉ（ＮＣＯ）xＨ4-x（ｘ＝１〜３の整数）、Ｓｉ（ＮＣＯ）x（ＣＨ3）4-x（ｘ＝１〜３の整数）、Ｓｉ（ＣＨ3）x（ＯＨ）4-x（ｘ＝１〜３の整数）を用いることもできる。例えば、トリメチルシラノールＳｉ（ＣＨ3）3（ＯＨ）を用いた場合には、絶縁膜のシリコン原子に嵩高い原子団としてトリメチルシリル基−Ｓｉ（ＣＨ3）3が結合し、疎水化処理と同等の効果を得ることができる。この他、半導体装置の構造の細部、半導体装置の製造方法における加工条件や使用した材料等の詳細事項の細部は例示であり、適宜変更、選択、組合せが可能である。
【００５４】
【発明の効果】
以上の説明からも明らかなように、本発明の半導体装置においては、誘電率ｋの低い多孔質無機材料を用いて絶縁膜が構成されているにもかかわらず、絶縁膜の表層部が改質によって稠密化されるので、空孔を通じたガスの出入りが抑制される。従って、多孔質無機材料の誘電率ｋの低さを活かしながら、ポイズンド・ビア等の不具合を防止することが可能となる。かかる半導体装置を製造するための本発明の製造方法では、水酸基よりも嵩高い原子団を供給し得る化合物を気体状にて絶縁膜と接触させるだけで容易に改質を行うことができる。従って、大規模な設備投資を要することなく、高品質の半導体装置を優れた生産性をもって製造することが可能となる。
【図面の簡単な説明】
【図１】第１の構成に係る半導体装置の製造方法を埋込みプラグ・プロセスに適用した場合のプロセスの概念的な工程図である。
【図２】改質前後の絶縁膜の状態を示す概念図である。
【図３】第２の構成に係る半導体装置の製造方法を埋込みプラグ・プロセスに適用した場合のプロセスの概念的な工程図である。
【図４】第３の構成に係る半導体装置の製造方法を埋込みプラグ・プロセスに適用した場合のプロセスの概念的な工程図である。
【図５】図４に続くプロセスの概念的な工程図である。
【図６】第１の構成又は第２の構成に係る半導体装置の製造方法をシングルダマシン・プロセスに適用した場合の概念的な工程図である。
【図７】第３の構成に係る半導体装置の製造方法をシングルダマシン・プロセスに適用した場合の概念的な工程図である。
【図８】第１の構成又は第２の構成に係る半導体装置の製造方法をデュアルダマシン・プロセスに適用した場合の概念的な工程図である。
【図９】第３の構成に係る半導体装置の製造方法をデュアルダマシン・プロセスに適用した場合の概念的な工程図である。
【図１０】図８に中間膜を追加した概念的な工程図である。
【図１１】図９に中間膜を追加した概念的な工程図である。
【図１２】酸化シリコン膜の誘電率ｋと密度（ｇ／ｃｍ3）と空孔率（％）との間の関係を示すグラフである。
【符号の説明】
１０・・・基体、１１・・・絶縁膜、１１Ａ・・・改質部、１２・・・無機マスク、１３・・・開口部、１４・・・マスク、１５・・・溝部、１６・・・中間膜、２０・・・空孔

Claims (15)

  1. 基体上に多孔質無機材料から成る絶縁膜を備え、
    絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団が結合していることを特徴とする半導体装置。
  2. 多孔質無機材料は多孔質シリカであり、空孔の内壁面に露出した多孔質無機材料の構成原子はシリコン原子及び／又は酸素原子であることを特徴とする請求項１に記載の半導体装置。
  3. 水酸基よりも嵩高い原子団は、複数の官能基が結合したシリコン原子、複数の官能基が結合した窒素原子、複数の官能基が結合した炭素原子のいずれかを有することを特徴とする請求項２に記載の半導体装置。
  4. 水酸基よりも嵩高い原子団は、イソシアナト基に由来する構造部が結合したシリコン原子を含むことを特徴とする請求項３に記載の半導体装置。
  5. 絶縁膜の表層部は、絶縁膜に設けられた配線形成用の溝部及び／又はプラグ形成用の開口部の少なくとも側壁面に存在することを特徴とする請求項１に記載の半導体装置。
  6. （イ）基体上に多孔質無機材料から成る絶縁膜を形成する工程と、
    （ロ）水酸基よりも嵩高い原子団を供給し得る化合物を気体状にて絶縁膜と接触させることにより、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させる工程、
    を有することを特徴とする半導体装置の製造方法。
  7. 工程（イ）の終了後、工程（ロ）に先立ち、絶縁膜に配線形成用の溝部及び／又はプラグ形成用の開口部を形成し、
    工程（ロ）では、配線形成用の溝部及び／又はプラグ形成用の開口部の少なくとも側壁面において、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 配線形成用の溝部及び／又はプラグ形成用の開口部の形成は、絶縁膜上に無機材料層を形成し、無機材料層をパターニングして無機マスクを形成し、無機マスクを介して絶縁膜を除去することによって行われることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 工程（ロ）に先立って無機マスクを除去し、
    工程（ロ）では、配線形成用の溝部及び／又はプラグ形成用の開口部の側壁面、並びに、絶縁膜の上面において、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 工程（ロ）の後に、
    （ハ）絶縁膜上にマスクを形成する工程と、
    （ニ）マスクを介して絶縁膜を除去することにより、絶縁膜に配線形成用の溝部及び／又はプラグ形成用の開口部を形成する工程、
    を更に有することを特徴とする請求項６に記載の半導体装置の製造方法。
  11. 工程（ニ）の後に、
    （ホ）配線形成用の溝部及び／又はプラグ形成用の開口部の側壁面において、絶縁膜の表層部に位置する空孔の内壁面に露出した多孔質無機材料の構成原子に、水酸基よりも嵩高い原子団を結合させる工程、
    を更に有することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 多孔質無機材料は多孔質シリカであり、空孔の内壁面に露出した多孔質無機材料の構成原子はシリコン原子及び／又は酸素原子であることを特徴とする請求項６に記載の半導体装置の製造方法。
  13. 水酸基よりも嵩高い原子団を供給し得る化合物は、複数の官能基が結合したシリコン原子、複数の官能基が結合した窒素原子、複数の官能基が結合した炭素原子のいずれかを有することを請求項６に記載の半導体装置の製造方法。
  14. 化合物はシラン誘導体であることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. シラン誘導体は、シリコン原子に結合したイソシアナト基を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
JP26401699A 1999-09-17 1999-09-17 半導体装置及びその製造方法 Expired - Fee Related JP4427840B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26401699A JP4427840B2 (ja) 1999-09-17 1999-09-17 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26401699A JP4427840B2 (ja) 1999-09-17 1999-09-17 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2001085522A JP2001085522A (ja) 2001-03-30
JP4427840B2 true JP4427840B2 (ja) 2010-03-10

Family

ID=17397390

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26401699A Expired - Fee Related JP4427840B2 (ja) 1999-09-17 1999-09-17 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP4427840B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003063205A2 (en) * 2002-01-17 2003-07-31 Silecs Oy Poly(organosiloxane) materials and methods for hybrid organic-inorganic dielectrics for integrated circuit applications
TWI257120B (en) * 2003-06-18 2006-06-21 Fujitsu Ltd Method for manufacturing semiconductor device
US7081407B2 (en) * 2003-12-16 2006-07-25 Lam Research Corporation Method of preventing damage to porous low-k materials during resist stripping
US7700477B2 (en) 2004-02-24 2010-04-20 Panasonic Corporation Method for fabricating semiconductor device
US8039921B2 (en) 2005-09-16 2011-10-18 Nec Corporation Wiring structure, semiconductor device and manufacturing method thereof
KR102606765B1 (ko) * 2018-02-07 2023-11-27 삼성전자주식회사 비아 플러그를 갖는 반도체 소자 및 그 형성 방법

Also Published As

Publication number Publication date
JP2001085522A (ja) 2001-03-30

Similar Documents

Publication Publication Date Title
US6719012B2 (en) Method of forming trench isolation regions
KR100689826B1 (ko) 불소 함유된 화학적 식각 가스를 사용하는 고밀도 플라즈마화학기상증착 방법들 및 이를 채택하여 반도체 소자를제조하는 방법들
JP3888794B2 (ja) 多孔質膜の形成方法、配線構造体及びその形成方法
US20030119307A1 (en) Method of forming a dual damascene structure
US20090104774A1 (en) Method of manufacturing a semiconductor device
KR20030004930A (ko) 반도체 장치의 제조방법 및 그에 사용되는 고밀도플라즈마를 이용한 층간 절연막의 형성방법
KR100612593B1 (ko) 무반사 코팅 및 그의 제조 방법
KR100375229B1 (ko) 트렌치 소자분리 방법
JP5904866B2 (ja) 半導体装置の製造方法および半導体装置
JP4578507B2 (ja) 半導体装置の製造方法、半導体製造装置及び記憶媒体
JPH06177120A (ja) 層間絶縁膜の形成方法
JP4427840B2 (ja) 半導体装置及びその製造方法
JP2004200203A (ja) 半導体装置及びその製造方法
KR102453724B1 (ko) 개선된 스텝 커버리지 유전체
US6548426B1 (en) Method for improving a quality of dielectric layer and semiconductor device
US20070269646A1 (en) Bond termination of pores in a porous diamond dielectric material
WO2000054328A1 (fr) Systeme de fabrication de dispositif semi-conducteur
US7754579B2 (en) Method of forming a semiconductor device
JPH10116904A (ja) 半導体装置の製造方法
JP4085648B2 (ja) 半導体装置の製造方法
KR100313785B1 (ko) 반도체소자의 층간절연막 형성방법
KR100223337B1 (ko) 반도체소자의 평탄화 방법
JP2016129259A (ja) 半導体装置の製造方法および半導体装置
JP4643975B2 (ja) 半導体装置の製造方法
JPH1098102A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091207

LAPS Cancellation because of no payment of annual fees