KR100212015B1 - 반도체 소자의 게이트전극 형성방법 - Google Patents
반도체 소자의 게이트전극 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 게이트전극 형성방법에 관한 것으로, 비정질 텅스텐 실리사이드막 및 결정화된 텅스텐 실리사이드막이 적층구조로 형성된 텅스텐 실리사이드층을 형성하므로써 텅스텐 실리사이드 증착시 게이트 산화막으로 가해지는 스트레스를 감소시켜 소자의 전기적 특성이 향상될 수 있도록 한 반도체 소자의 게이트전극 형성방법에 관한 것이다.
Description
제1도는 종래 반도체 소자의 게이트전극 형성방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(c)도는 본 발명에 따른 반도체 소자의 게이트전극 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 필드산화막
3 및 13 : 게이트 산화막 4 및 14 : 도프 폴리실리콘층
5 : 텅스텐 실리사이드층 15a : 비정질 실리사이드막
15b : 결정화된 실리사이드막 10 및 20 : 게이트전극
본 발명은 반도체 소자의 게이트전극 형성방법에 관한 것으로, 특히 기판의 온도를 감소시켜 텅스텐 실리사이드층을 비정질 텅스텐 실리사이드막 및 결정화된 텅스텐 실리사이드막으로 증착하여 소자의 전기적 특성이 향상될 수 있도록 한 폴리사이드(Polycide) 구조를 갖는 반도체 소자의 게이트전극 형성방법에 관한 것이다.
일반적으로 텅스텐 실리사이드(WSix)는 열적 안정성이 우수하며, 폴리실리콘에 비해 전기적 비저항 값이 낮다. 그러므로 반도체 소자의 제조공정에서 게이트전극용 폴리실리콘 상에 텅스텐 실리사이드막을 형성하여 폴리사이드 구조의 게이트전극을 형성한다. 그러면 이와 같이 폴리사이드 구조로 이루어지는 종래 반도체 소자의 게이트전극 형성방법을 제1도를 통해 설명하면 다음과 같다.
종래 반도체 소자의 게이트전극 형성방법은 제1도에 도시된 바와 같이 필드산화막(2)이 형성된 실리콘 기판(1)상에 게이트 산화막(3), 도프(Doped) 폴리실리콘층(4) 및 텅스텐 실리사이드층(5)을 순차적으로 형성한후, 텅스텐 실리사이드층(5), 도프 폴리 실리콘층(4) 및 게이트 산화막(3)을 순차적으로 패터닝하여 폴리사이드 구조를 갖는 게이트전극(10)을 형성한다.
그런데 이와같은 방법은 상기 텅스텐 실리사이드층(5)을 형성하기 위한 증착공정시 게이트 산화막(3)으로 스트레스(Stress)가 가해지기 때문에 상기 게이트 산화막(3)의 특성이 열화되고, 이로인해 소자의 전기적 특성이 악화되는 문제점이 발생된다.
따라서 본 발명은 텅스텐 실리사이드층을 비정질 텅스텐 실리사이드막 및 결정화된 텅스텐 실리사이드막이 적층된 구조로 형성하므로써 상기 단점을 해소할 수 있는 반도체 소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 필드산화막이 형성된 실리콘 기판 상에 게이트산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 냉각매체를 사용하여 상기 실리콘기판의 온도를 감소시키는 단계와, 상기 단계로부터 상기 폴리실리콘층상에 비정질 텅스텐 실리사이드막 및 결정화된 텅스텐 실리사이드막이 적층구조로 형성되도록 텅스텐 실리사이드를 증착하는 단계로 이루어진 것을 특징한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2(c)도는 본 발명에 따른 반도체 소자의 게이트전극 형성방법을 설명하기 위한 단면도이다.
제2(a)도는 필드산화막(12)이 형성된 실리콘 기판(11)상에 게이트 산화막(13)및 도프 폴리실리콘층(14)을 순차적으로 형성한 상태의 단면도이다.
제2(b)도는 냉각매체를 이용하여 상기 실리콘기판(11)의 온도를 -30℃이하가 되도록 냉각시킨후 300 내지 450℃의 온도 상태에서 SiH4및 WF6가스를 이용하여 냉각된 상기 폴리실리콘층(14) 상에 텅스텐 실리사이드(WSix)를 증착한 상태의 단면도인데, 상기 증착초기에는 상기 실리콘 기판(11)의 온도가 낮기때문에 상기 텅스텐 실리사이드(WSix)는 비정질 상태로 증착되고, 증착후기에는 상기 실리콘 기판(11)의 온도가 증가하면서 결정화된 상태로 증착된다. 그러므로 상기 폴리실리콘층(14)상에는 비정질 텅스텐 실리사이드막(15a) 및 결정화된 텅스텐 실리사이드막(15b)이 순차적으로 형성된다. 또한 상기 실리콘기판(11)의 온도를 감소시키기 위한 냉각매체로는 드라이아이스를 사용한다.
제2(c)도는 상기 비정질 텅스텐 실리사이드막(15a), 결정화된 텅스텐 실리사이드막(15b), 도프 폴리실리콘층(14) 및 게이트산화막(13)을 순차적으로 패터닝하여 폴리사이드 구조의 게이트전극(20)을 형성한 상태의 단면도이다.
본 실시예에서는 실리콘 기판(11)을 냉각시키기 위하여 드라이아이스를 사용하였으나, 본 발명은 이것에 한정되는 것은 아니며 다른 냉각매체를 사용할 수 있다.
상술한 바와같이 본 발명에 의하면 텅스텐 실리사이드를 증착하기 전에 실리콘기판의 온도를 감소시켜 폴리실리콘층 상에 비정질 텅스텐 실리사이드막 및 결정화된 텅스텐 실리사이드막이 적층구조로 형성되도록 한다. 이때 저온에서 증착되는 비정질 텅스텐 실리사이드막에는 동공(Vacancy) 및 결정결함이 다량으로 존재하기 때문에 상기 도프 폴리실리콘층으로부터 상기 비정질 텅스텐 실리사이드막으로 실리콘 원자의 확산이 증가하게 된다.
그러므로 상기 도프 폴리실리콘층과 비정질 텅스텐 실리사이드막의 계면에서만 확산이 발생되어 상기 텅스텐 실리사이드 증착시 스트레스가 게이트산화막으로 가해지는 것이 방지된다. 따라서 게이트산화막의 특성열화가 방지되어 소자의 전기적 특성이 향상될수 있는 탁월한 효과가 있다.
Claims (5)
- 필드 산화막이 형성된 실리콘 기판상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 냉각 매체를 사용하여 상기 실리콘 기판을 냉각시키는 단계와, 상기 폴리실리콘층 상부에 텅스텐 실리사이드를 증착하되, 증착 초기에는 실리콘 기판 자체의 온도가 낮아 비정질 상태로 증착되고, 증착 공정이 진행되면서 실리콘 자판 자체의 온도도 상승되어 결정화된 상태로 증착되도록 하여, 비정질 텅스텐 실리사이드층 및 결정화된 텅스텐 실리사이드층의 적층 구조를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 게이트전극 형성방법.
- 제1항에 있어서, 상기 냉각 매체는 드라이아이스인 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
- 제1항에 있어서, 상기 실리콘 기판은 기판 온도가 -30℃ 이하가 되도록 냉각시키는 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
- 제1항에 있어서, 상기 텅스텐 실리사이드는 300 내지 450℃의 온도 상태에서 증착되는 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
- 제1항에 있어서, 상기 텅스텐 실리사이드는 SiH4및 WF6가스를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 게이트전극 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041450A KR100212015B1 (ko) | 1995-11-15 | 1995-11-15 | 반도체 소자의 게이트전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041450A KR100212015B1 (ko) | 1995-11-15 | 1995-11-15 | 반도체 소자의 게이트전극 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100212015B1 true KR100212015B1 (ko) | 1999-08-02 |
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ID=19434184
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950041450A KR100212015B1 (ko) | 1995-11-15 | 1995-11-15 | 반도체 소자의 게이트전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100212015B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784099B1 (ko) | 2006-05-30 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
-
1995
- 1995-11-15 KR KR1019950041450A patent/KR100212015B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784099B1 (ko) | 2006-05-30 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
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