KR100255518B1 - 반도체 소자의 텅스텐 폴리사이드 형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 전도막으로 사용되는 텅스텐 폴리사이드 형성방법에 관한 것이며, 텅스텐 실리사이드막의 저항 특성 및 층덮힘 특성을 개선하는 것을 그 목적으로 한다. 본 발명의 특징적인 텅스텐 폴리사이드 형성방법은, 웨이퍼 상에 형성된 소정의 하부층 상부에 폴리실리콘막을 형성하는 단계 ; 상기 웨이퍼의 온도를 300℃ 내지 500℃로 냉각시키는 단계 ; 및 주 반응 가스인 WF6/SiH4가스비를 0.01 내지 0.05로 조절하여 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 형성하는 단계를 포함하여 이루어진다.
[색인어]
텅스텐 실리사이드, 폴리실리콘, 냉각, WF6/SiH4가스비, 층덮힘

Description

반도체 소자의 텅스텐 폴리사이드 형성방법
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 전도막으로 사용되는 텅스텐 실리사이드 형성방법에 관한 것이다.
고속 동작, 낮은 전력 소모를 추구하면서 반도체 소자는 계속적으로 고집적화되고 있다. 따라서, 비트 라인 콘택 등의 소자간 전도막 재료로 사용하던 불순물도핑 폴리실리콘막은 그 비저항의 한계로 인하여 불순물이 도핑된 폴리실리콘막/텅스텐 실리사이드막(WSix)의 폴리사이드(polycide) 구조로 대체되어 사용되고 있다. 이러한 폴리사이드 구조의 비트 라인 등은 반도체 소자의 동작 속도를 좌우하는 RC 상수의 R값을 결정하게 된다.
참고로, 텅스텐 실리사이드막의 증착 반응식은 다음과 같다.
일반적으로, 비트 라인 콘택 형성시 텅스텐 실리사이드막의 형성은 비트 라인 콘택홀 형성 후, 폴리사이드 구조 형성전 세정 공정을 거쳐 인-시츄(in-situ) 방식으로 폴리사이드 구조를 형성한다.
이하, 첨부된 도면 제1도 및 제2도를 참조하여 설명한다.
우선, 제1도에 도시된 바와 같이 폴리실리콘막(10)을 증착 후, 실리사이드막을 증착할 때 상대적으로 낮은 WF6/SiH4가스비 사용으로 인하여 텅스텐 실리사이드(WSix)(20)막 내의 W과 Si 성분 분포가 균일하지 않아 저항 분포가 불균일하게 되고, 그에 따른 높은 저항을 보상하기 위하여 두꺼운 실리사이드막을 형성하게 됨으로써, 제2도의 전자 현미경(Scanning-Electron Microscope : SEM) 사진에 나타난 바와 같이 비트 라인 콘택 내에 텅스텐 실리사이드막의 오버행(over hang)으로 인한 보이드(void)(A)가 유발되고, 이로 인하여 후속 공정을 어렵게 하여 반도체 소자의 신뢰도를 저하시키는 문제점이 있었다.
본 발명은 텅스텐 실리사이드막의 저항 특성 및 층덮힘 특성을 개선할 수 있는 반도체 소자의 텅스텐 실리사이드 형성방법을 제공하는데 그 목적이 있다.
제1도는 종래기술에 따라 형성된 텅스텐 실리사이드의 개념적 W/Si 분포도.
제2도는 종래기술에 따라 형성된 텅스텐 실리사이드 구조의 비트 라인 콘택단면의 전자 현미경 사진.
제3도는 본 발명의 일 실시예에 따라 형성된 텅스텐 실리사이드 구조의 비트라인 콘택의 단면도.
제4도는 본 발명의 일 실시예에 따라 형성된 텅스텐 실리사이드막의 개념적 W/Si 분포도.
* 도면의 주요부분에 대한 부호의 설명
10, 40, 33 : 폴리실리콘막 20, 50, 34 : 텅스텐 실리사이드막
A : 보이드 30 : 실리콘 기판
31 : 활성 영역 32 : 층간 절연막
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 텅스텐 실리사이드 형성방법은, 웨이퍼 상에 형성된 소정의 하부층 상부에 폴리실리콘막을 형성하는 단계 ; 상기 웨이퍼의 온도를 300℃ 내지 500℃로 냉각시키는 단계 ; 및 주 반응 가스인 WF6/SiH4가스비를 0.01 내지 0.05로 조절하여 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 형성하는 단계를 포함하여 이루어진다.
즉, 본 발명은 폴리실리콘막 증착 후 최적화된 냉각 공정을 실시하고, 텅스텐 실리사이드막 증착시 WF6/SiH4가스비를 0.01 내지 0.05로 증가시켜 텅스텐 실리사이드막의 저항 특성 및 층덮힘 특성을 개선한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 제3도 및 제4도를 참조하여 본 발명의 일 실시예에 따른 비트 라인 콘택 형성 공정을 설명한다.
본 실시예에 따르면, 우선 제3도에 도시된 바와 같이 활성 영역(31)이 형성된 실리콘 기판(30) 상부의 층간 절연막(32)을 선택적 식각하여 비트 라인 콘택홀을 형성한다.
다음으로, 전체구조 상부에 폴리실리콘막(33)을 증착한다. 이때, 웨이퍼의 온도는 약 600 내지 660℃ 정도의 고온으로 유지된다.
이어서, 고온에 의한 문제점을 방지하기 위하여 10초 내지 60초 동안 Ar, He 등의 비활성 가스를 사용한 실리사이드막 증착전 냉각을 실시하여 웨이퍼의 온도를 300℃ 내지 500℃로 감소시킨다.
끝으로, WF6/SiH4가스비를 0.01 내지 0.05로 하여 폴리실리콘막(33) 상에 텅스텐 실리사이드막(34)을 500Å 내지 1000Å 두께로 증착한다.
첨부된 도면 제4도는 본 발명의 일 실시예에 따라 형성된 텅스텐 실리사이드막의 개념적 W/Si 분포도로서, 종래보다 증가된 WF6/SiH4가스비로 인하여 폴리실리콘막(40) 상에 형성된 텅스텐 실리사이드막(50) 내의 W과 Si 성분이 균일하게 즉, 임의적으로 분포한 상태를 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 비트 라인 콘택 등에 사용되는 텅스텐 실리사이드막의 저항을 감소시켜 비트 라인의 저항 감소에 따른 리플레쉬 특성을 개선하는 효과가 있으며, 또한 텅스텐 실리사이드막의 두께 감소를 가져옴으로써 비트 라인 콘택 내에 발생하는 보이드를 방지하여 후속 공정을 용이하게 하며, 이로 인하여 반도체 소자의 신뢰도 및 제조 수율의 향상을 기대할 수 있다.

Claims (4)

  1. 웨이퍼 상에 형성된 소정의 하부층 상부에 폴리실리콘막을 형성하는 단계 ; 상기 웨이퍼의 온도를 300℃ 내지 500℃ 냉각시키는 단계 ; 및 주 반응 가스인 WF6/SiH4가스비를 0.01 내지 0.05로 조절하여 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 형성하는 단계를 포함하여 이루어진 반도체 소자의 텅스텐 폴리사이드 형성방법.
  2. 제1항에 있어서, 상기 텅스텐 실리사이드막을 형성하는 단계가, 300℃ 내지 390℃ 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 텅스텐 폴리사이드 형성방법.
  3. 제1항에 있어서, 상기 텅스텐 실리사이드막이, 500Å 내지 1000Å 두께인 것을 특징으로 하는 반도체 소자의 텅스텐 폴리사이드 형성방법.
  4. 제1항에 있어서, 상기 냉각시키는 단계가, 비활성 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 폴리사이드 형성방법.
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* Cited by examiner, † Cited by third party
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JPH0620992A (ja) * 1992-06-01 1994-01-28 Fujitsu Ltd 気相成長方法および装置
KR940016459A (ko) * 1992-12-30 1994-07-23 김주용 텅스텐 실리사이드층의 반사방지층 제조방법

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