KR19980057107A - 반도체 장치의 실리사이드막 형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 히는 기술적 과제
종래의 텅스텐 실리사이드막을 증착시 상대적으로 낮은 WF6/SiH4가스비 사용으로 인하여 막 내의 W과 Si 성분 분포가 균일하지 않아 저항 분포가 불균일하게 되고, 그에 따른 높은 저항을 보상하기 위하여 두꺼운 실리사이드막을 형성하게 되므로써, 비트 라인 콘택 내에 텅스텐 실리사이드막의 오버행(over hang)으로 인한 보이드가 유발되고, 이로 인하여 반도체 장치의 신뢰도를 저하시키는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 폴리 실리콘막 증착 후 냉각 공정을 실시하고, 텅스텐 실리사이드막 증착시 WF6/SiH4가스비를 약 0.01 내지 약 0.05로 증가시켜 실리사이드막의 저항 특성 및 층덮힘 특성을 개선하는 반도체 장치의 실리사이드막 형성방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치의 전도막 특히, 비트 라인 콘택 형성에 이용됨.

Description

반도체 장치의 실리사이드막 형성방법
본 발명은 반도체 장치의 텅스텐 실리사이드막 헝성방법에 관한 것이다.
고속 동작, 저 전력 소모를 추구하면서 반도체 장치는 계속적으로 고 집적화되고 있다. 따라서 비트 라인 콘택 등의 소자간 전도막 재료로 사용하던 불순물 도핑 폴리 실리콘막은 비저항의 한계로 인하여 불순물 도핑 폴리 실리곤막/WSix의 폴리사이드 구조로 대체되어 중요한 기능을 하고 있다. 이러한 폴리사이드 구조의 비트 라인 등은 반도체 장치의 동작 속도를 좌우하는 RC 상수의 R 값을 결정하게 된다.
참고로, 텅스텐 실리사이드막의 증착 반응식은 다음과 같다.
WF6+25iH4→ WSi2+ 6HF + H2
일반적으로, 비트 라인 콘택 형성시 텅스텐 실리사이드막의 형성은 비트 라인 콘택홀 형성 후, 폴리 사이드 구조 형성전 세정 공정을 거쳐 인-시츄(in-situ)방식으로 폴리사이드 구조를 형성한다.
이하, 첨부된 도면 도 1 및 도 2를 참조하여 설명한다.
우선, 도 1에 도시된 바와 같이 폴리 실리콘막(10)을 증착 후, 실리사이막을 증착할 때 상대적으로 낮은 WF6/SiH4가스비 사용으로 인하여 텅스텐 실리사이드(WSix)(20)막 내의 W과 Si 성분 분포가 균일하지 않아 저항 분포가 불균일하게 되고, 그에 따른 높은 저항을 보상하기 위하여 두꺼운 실리사이드막을 형성하게 됨으로써, 도 2의 전자 현미경(SEM : Scanning Electron Microscope) 사진에 나타난 바와 같이 비트 라인 콘택 내에 텅스텐 실리사이드막의 오버행(over hang)으로 인한 보이드(void)(A)가 유발되고, 이로 인하여 후속 공정을 어렵게하여 반도체 장치의 신뢰도를 저하시키는 문제점이 있었다.
본 발명은 폴리 실리콘막 증착 후 냉각 공정을 실시하고, 텅스텐 실리사이드막 증착시 WF6/SiH4가스비를 약 0.01 내지 약 0.05로 증가시켜 실리사이드막의 저항 특성 및 층덮힘 특성을 개선하는 반도체 장치의 실리사이드막 형성방법을 제공하는데 그 목적이 있다.
도 1는 종래 기술에 따라 형성된 텅스텐 실리사이드막의 개념적 W/Si 분포도, 도 2은 종래 기술에 따라 형성된 폴리사이드 구조의 비트 라인 콘택 단면의 전자현미경 사진, 도 3은 본 발명의 일실시예에 따라 형성된 폴리 사이드 구조의 비트 라인 콘택 단면도, 도 4는 본 발명의 일실시예에 따라 형성된 텅스텐 실리사이드막의 개념적 W/Si 분포도.
* 도면의 주요부분에 대한 부호의 설명
10, 40, 33 : 폴리 실리콘막 20, 50, 34 : 텅스텐 실리사이드막
A : 보이드 30 : 실리콘 기판
31 : 활성 영역 32 : 층간 절연막
상기와 같은 목적을 달성하기 위하여 본 발명은 웨이퍼 상에 형성된 소정의 하부층 상부에 폴리 실리콘막을 형성하는 단계와 WF6/SiH4가스비를 약 0.01 내지 약 0.05로 조절하여 텅스텐 실리사이드막을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 3 및 도 4를 참조하여 본 발명의 일실시예를 상술한다.
우선, 도 3에 도시된 바와 같이 본 발명의 일실시예에 따른 비트 라인 콘택형성 공정은 먼저, 활성 영역(31)이 형성된 실리콘 기판(30) 상부의 충간 졀연막(32)을 선택적 식각하여 비트 라인 큰택홀을 형성한다.
다음으로, 전체구조 상부에 폴리 실리콘막(33)을 증착한다. 이때, 웨이퍼의 온도는 약 600 내지 660℃ 정도의 고온으로 유지 된다.
이어서, 고온에 의한 문제점을 방지하기 위하여 약 10초 내지 약 60초 동안 Ar, He 등의 비활성 가스를 사용한 실리사이드막 증착전 냉각을 실시하여 웨이퍼의 온도를 약 300℃ 내지 약 500℃로 감소시킨다.
끝으로, WF6/SiH4가스비를 약 0.01 내지 약 0.05로하여 폴리 실리콘막(33)상에 텅스텐 실리사이드막(34)을 약 500Å 내지 약 1000Å 두께로 증착한다.
첨부된 도면 도 4는 본 발명의 일실시예에 따라 형성된 텅스텐 실리사이드막의 개념적 W/Si 분포도로서, 종래보다 증가된 WF6/SiH4가스비로 인하여 폴리 실리콘막(40) 상에 형성된 텅스텐 실리사이드막(50) 내의 W과 Si 성분이 균일하게 즉, 임의적으로 분포한 상태를 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 침부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통싱의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명을 비트 라인 콘택 등에 사용되는 폴리사이드 구조의 박막 증착시 텅스텐 실리사이드막의 저항을 감소시켜 비트 라인의 저항 감소에 따른 리플래쉬 특성을 개선하는 효과가 있으며, 또한, 텅스텐 실리사이드막의 두께감소를 가져옴으로써 비트 라인 콘택 내에 발생하는 보이드를 방지하여 후속 공정을 용이하게 하며, 이로 인하여 반도체 장치의 신뢰도 및 제조 수율을 향상시키는 효과가 있다.

Claims (4)

  1. 웨이퍼 상에 형성된 소정의 하부층 상부에 폴리 실리콘막을 형성하는 단계, 상기 웨이퍼의 온도를 300℃ 내지 약 500℃로 냉각시키는 단계, 및 WF6/SiH4가스비를 약 0.01 내지 약 0.05로 조절하여 텅스텐 실리사이드막을 형성하는 단계를 포함하여 이루어진 반도체 장치의 실리사이드막 형성방법.
  2. 제 1항에 있어서, 상기 텅스텐 실리사이드막을 형성하는 단계는 약 300℃ 내지 약 390℃ 온도 범위에서 수행하는 것을 특징으로하는 반도체장치의 실리사이드막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 텅스텐 실리사이드막은 500Å 내지 1000Å인 것을 특징으로하는 반도체 장치의 실리사이드막 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 냉각시기는 단계는 비활성 가스 분위기에서 수행하는 것을 특징으로하는 반도체 장치의 실리사이드막 형성방법.
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