JPH08111506A

JPH08111506A - 半導体装置

Info

Publication number: JPH08111506A
Application number: JP6245720A
Authority: JP
Inventors: Minoru Ota; 太田　　実
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1994-10-12
Filing date: 1994-10-12
Publication date: 1996-04-30

Abstract

(57)【要約】【構成】周辺回路領域６と内部論理回路領域５との間
に、第１の拡散領域１と第１のウェル領域２２内に第２
の拡散領域２とを離間して平行にかつ内部論理回路領域
５を取り囲むように設け、さらにこれらの間には容量１
９を設け、周辺回路領域６に、周囲を第３の拡散領域３
で囲う第２のＰチャネルＭＯＳトランジスタ領域２６
と、第２のウェル領域４４内に周囲を第４の拡散領域４
で囲う第２のＮチャネルＭＯＳトランジスタ領域２とを
離間して設け、内部論理回路領域５に、基準電位に接続
する第１のＰチャネルＭＯＳトランジスタ領域２４と、
制限回路７を介して電源電位に接続する第１のＮチャネ
ルＭＯＳトランジスタ領域２５とを設ける。【効果】ＣＭＯＳ半導体装置を構成する各回路の設置
状態に対して好適な構造を用いることにより、チップサ
イズを増大させることなく充分なラッチアップ防止機能
を発揮することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、と
くにラッチアップを防止する対策を施す相補型電界効果
トランジスタ（以下ＣＭＯＳと記載する）半導体装置に
関する。

【０００２】

【従来の技術】ＣＭＯＳ半導体装置においては、構造上
バイポーラトランジスタが寄生的に存在し、これらのバ
イポーラトランジスタでサイリスタ構造の回路を構成し
ている。

【０００３】このため外部からの高い電圧やノイズ等の
何等かの原因でこのサイリスタ構造の回路がオンすると
過大な電源電流が流れる。一度この過大な電源電流が流
れるとサイリスタ構造の回路をオンさせる原因を取り除
いても流れ続ける。

【０００４】また多くの寄生的に存在するバイポーラト
ランジスタをオンして流れるため、正常動作時の電源電
流に比べ、数１０倍もの過大な電流値となり、金属配線
の溶断や接合破壊等を引き起こし、最終的にはＣＭＯＳ
半導体装置が破損してしまう。この現象はラッチアップ
と呼ばれ、このラッチアップの防止対策は、ＣＭＯＳ半
導体装置にとって必須である。

【０００５】一般にラッチアップはＣＭＯＳ半導体装置
の入出力端子や電源端子に外部から印加する高い電圧や
ノイズ等がトリガーとなって発生する場合が多い。

【０００６】次にラッチアップの発生機構を図を用いて
説明する。図１１は従来例のＣＭＯＳ半導体装置を模式
的に示す断面図であり、図１２は図１１に示すＣＭＯＳ
半導体装置に寄生的に存在するバイポーラトランジスタ
によるサイリスタ構造を示す等価回路図である。

【０００７】図１１に示す断面図を用いて従来例のＣＭ
ＯＳ半導体装置の構成を説明する。図１１において、Ｎ
型の半導体基板１００にＰチャネルＭＯＳトランジスタ
１３を形成し、Ｎ型の半導体基板１００に形成するＰ型
のウェル領域１２にＮチャネルＭＯＳトランジスタ１４
を形成し、ＣＭＯＳ回路を構成している。

【０００８】これらのＣＭＯＳ回路は同一基板上にＰ型
とＮ型との不純物拡散領域を形成するため、寄生的にバ
イポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が存在す
る。さらにＮ型の半導体基板１００とＰ型のウェル領域
１２とには各々寄生的に抵抗ｒ１、ｒ２が存在する。

【０００９】またバイポーラトランジスタＱ１、Ｑ２の
コレクタとバイポーラトランジスタＱ３、Ｑ４のベース
とがＰ型のウェル領域１２となり、同様にバイポーラト
ランジスタＱ１、Ｑ２のベースとバイポーラトランジス
タＱ３、Ｑ４のコレクタとがＮ型の半導体基板１００と
なり、サイリスタ構造の回路を構成している。

【００１０】図１１の断面図と図１２のサイリスタ構造
の等価回路図とを用いてサイリスタの動作を以下に説明
する。まず、ＯＵＴ端子に外部からの高い電圧やノイズ
等が印加する場合を説明する。

【００１１】図１２に示すＯＵＴ端子に電源ＶＤＤ以上
の電圧を印加すると、図１１に示すＰチャネルＭＯＳト
ランジスタ１３のドレインが順バイアスとなり、バイポ
ーラトランジスタＱ２のエミッタとベースおよび抵抗ｒ
２とを通して電流が流れ、抵抗ｒ２の両端に電圧が発生
する。抵抗ｒ２の両端に発生する電圧はバイポーラトラ
ンジスタＱ３のベース電位となり、このベース電位が正
方向に電圧上昇し、バイポーラトランジスタＱ３がオン
する。

【００１２】バイポーラトランジスタＱ３に電流が流れ
ると、抵抗ｒ１の両端に電圧が発生し、すなわちバイポ
ーラトランジスタＱ１のベース電位が下降し、バイポー
ラトランジスタＱ１がオンする。このためバイポーラト
ランジスタＱ１のエミッタとベースおよび抵抗ｒ２とを
通して電流が流れ、抵抗ｒ２の両端に再び電圧が発生
し、バイポーラトランジスタＱ３のオン状態を維持し、
ＯＵＴ端子に印加する電圧を取り除いても電源ＶＤＤと
電源ＶＳＳとの間で過大な電流は流れ続ける。

【００１３】またＯＵＴ端子に電源ＶＳＳ以下の電圧を
印加すると、ＮチャネルＭＯＳトランジスタ１４のドレ
インが順バイアスとなり、抵抗ｒ１およびバイポーラト
ランジスタＱ４のベースとエミッタとを通して電流が流
れ、抵抗ｒ１の両端に電圧が発生し、バイポーラトラン
ジスタＱ１がオンする。

【００１４】これによって、抵抗ｒ２の両端に電圧が発
生し、バイポーラトランジスタＱ３がオンする。このた
め抵抗ｒ１の両端に再び電圧が発生し、バイポーラトラ
ンジスタＱ１のオン状態を維持し、ＯＵＴ端子に印加す
る電圧を取り除いても電源ＶＤＤと電源ＶＳＳとの間で
過大な電流は流れ続ける。

【００１５】すなわちこの状態は、ＯＵＴ端子に電源Ｖ
ＤＤ以上の電圧を印加する場合と同様に、バイポーラト
ランジスタＱ３とバイポーラトランジスタＱ１の各々の
コレクタ電流がベース電流を供給し合うことになり、電
源を切断するまで電流が流れ続ける。

【００１６】ラッチアップの発生機構は上記の例に限定
するものではなく、多くの要因が考えられる。次に電源
に外部からの高い電圧やノイズ等が印加する場合を説明
する。

【００１７】電源ＶＤＤに高い正の電圧やノイズ等を印
加すると、ＰチャネルＭＯＳトランジスタ１３のソース
とＮ型の半導体基板１００とが順バイアスとなり、バイ
ポーラトランジスタＱ１のエミッタとベースおよび抵抗
ｒ２とを通して電流が流れ、抵抗ｒ２の両端に電圧が発
生する。以下前述のＯＵＴ端子に電源ＶＤＤ以上の電圧
を印加する場合の例と同様な過程を経てラッチアップが
発生する。

【００１８】さらにまた、電源ＶＳＳに高い負の電圧や
ノイズ等を印加する場合も、ＮチャネルＭＯＳトランジ
スタ１４のソースとＰ型のウェル領域１２とが順バイア
スとなり、抵抗ｒ１およびバイポーラトランジスタＱ３
のベースとエミッタとを通して電流が流れ、抵抗ｒ１の
両端に電圧が発生する。以下前述のＯＵＴ端子に電源Ｖ
ＳＳ以下の電圧を印加する場合の例と同様な過程を経て
ラッチアップが発生する。

【００１９】いずれの場合においても、ＣＭＯＳ半導体
装置のＮ型の半導体基板１００あるいはＰ型のウェル領
域１２内に電流が流れ、内部の抵抗ｒ１、ｒ２の電圧降
下が一定限界値を越えるとラッチアップが発生する。

【００２０】図１２の等価回路図によれば、抵抗ｒ１、
ｒ２の両端の電圧がバイポーラトランジスタＱ１、Ｑ３
のベース・エミッタ間電圧ＶＢＥと等しくなる電圧値が
一定限界値となる。これはラッチアップ発生の条件のひ
とつである。

【００２１】このラッチアップを防止するには多くの手
段が提案されている。例えば、サイリスタ構造の回路を
構成するバイポーラトランジスタ自身をオンしにくくし
てラッチアップを防止する手段がある。

【００２２】ＣＭＯＳ半導体装置内の各回路を構成す
る、ＰチャネルＭＯＳトランジスタを設置する領域とＮ
チャネルＭＯＳトランジスタを設置する領域とを離間す
る。これによって、図１１および図１２において寄生的
に存在するバイポーラトランジスタＱ１、Ｑ２のベース
領域の幅、すなわちＰチャネルＭＯＳトランジスタ１３
のドレインとＰ型のウェル領域１２との距離を増加し、
さらにバイポーラトランジスタＱ３、Ｑ４のコレクタの
抵抗成分を増加する場合と同等になり、ＣＭＯＳ半導体
装置がラッチアップに移行する過程において、バイポー
ラトランジスタをオンしにくくする。

【００２３】この手段は、ＣＭＯＳ半導体装置の正規の
電気的接続状態にはなんら影響を与えることなく、寄生
的に存在するバイポーラトランジスタの動作のみに制限
を加えるものであるため、有効なラッチアップ防止対策
である。

【００２４】しかしながら、この手段は、実際にＣＭＯ
Ｓ半導体装置を設計する際に大きな問題がある。

【００２５】すなわち、ＣＭＯＳ半導体装置は多くの回
路から構成するので、これらの回路を構成する全てのＰ
チャネルＭＯＳトランジスタを設置する領域とＮチャネ
ルＭＯＳトランジスタを設置する領域とを離間すること
は、ＣＭＯＳ半導体装置における回路領域を増大し、チ
ップサイズの増大を招く。加えて限られたチップサイズ
で必要な回路を設置するＣＭＯＳ半導体装置の設計にお
いては、回路領域の増大はパターンレイアウト時に大き
な負荷となるという問題がある。

【００２６】また、パッドはＣＭＯＳ半導体装置の周辺
部分に設置し、外部の装置とＣＭＯＳ半導体装置とを接
続する領域であり、このパッドから直接配線を介して接
続する周辺回路では、パッドに外部から高い電圧やノイ
ズ等が印加する場合、ほとんどが減衰しないまま直接的
に伝達されるという厳しい環境にある。

【００２７】発明者の実験による一例では、ＣＭＯＳ半
導体装置のパッドから直接配線を介して接続する周辺回
路において、ＰチャネルＭＯＳトランジスタを設置する
領域とＮチャネルＭＯＳトランジスタを設置する領域と
をパッドをはさみ対向するような構成の場合、パッドに
外部から高い電圧やノイズ等を印加すると、上記記載の
構成のＣＭＯＳ半導体装置でもラッチアップが発生す
る。

【００２８】この時のパッドの大きさは１００μｍ角程
度であるので、ＣＭＯＳ半導体装置の周辺回路におい
て、パッドから直接配線を介して接続する構成では、充
分な保護効果を得ようとすると、ＰチャネルＭＯＳトラ
ンジスタを設置する領域とＮチャネルＭＯＳトランジス
タを設置する領域との距離を相当離間しなければならな
い。

【００２９】この離間する距離は、ＣＭＯＳ半導体装置
の回路構成や製造条件等によって変化するものである
が、一般的なＣＭＯＳ半導体装置の場合、大幅にこの距
離が短縮されるものではない。

【００３０】また、ＣＭＯＳ半導体装置の内部に設置す
る内部回路は、パッドから多くの配線や回路等を経由し
て接続するために、パッドに外部から高い電圧やノイズ
等が印加する場合でも、これらが直接的に内部回路に進
入することはない。よって、内部回路におけるＰチャネ
ルＭＯＳトランジスタを設置する領域とＮチャネルＭＯ
Ｓトランジスタを設置する領域とを離間する距離は、周
辺回路のパッドと配線とで接続する回路より少なく、数
μｍ〜数１０μｍで充分な効果がある。

【００３１】したがって、上記記載の従来例の構成はＣ
ＭＯＳ半導体装置のラッチアップ対策を施す回路が占有
する面積を鑑みて、外部から高い電圧やノイズ等が直接
的に進入する回路より、間接的に伝達する回路に適用す
る方が効果的である。

【００３２】一方、ＣＭＯＳ半導体装置の半導体基板あ
るいはウェル領域に注入するキャリアを吸収することで
ラッチアップを防止する手段がある。

【００３３】図１１および図１２において、Ｎ型の半導
体基板１００あるいはＰ型のウェル領域１２に注入する
キャリアは基板に流れる電流、いわゆる基板電流とな
り、抵抗ｒ１、ｒ２の両端に電圧を発生させる。この電
圧がバイポーラトランジスタＱ１、Ｑ３のベース・エミ
ッタ電圧ＶＢＥと等しくなるとラッチアップが発生する
ことから、基板電流を流さないことで抵抗ｒ１、ｒ２の
両端に発生する電圧をバイポーラトランジスタＱ１、Ｑ
３のベース・エミッタ電圧ＶＢＥより低くしようとする
ものである。

【００３４】すなわち、図１１に示す模式的な断面図に
よれば、ＰチャネルＭＯＳトランジスタ１３を設置する
領域とＮチャネルＭＯＳトランジスタ１４を設置する領
域との間に、電源ＶＤＤに接続する拡散領域、あるいは
電源ＶＳＳに接続する拡散領域、あるいはこれら両方の
拡散領域を設置する。

【００３５】外部から進入する高い電圧やノイズ等によ
ってＮ型の半導体基板１００あるいはＰ型のウェル領域
１２に注入するキャリアが、相手の半導体基板あるいは
ウェルに到達する前に電源ＶＤＤあるいはＶＳＳに接続
する拡散領域に吸収してしまうというものである。

【００３６】このため、この構成は外部から高い電圧や
ノイズ等が直接的に印加する周辺回路や間接的に伝達す
る内部回路を問わず効果的である。

【００３７】

【発明が解決しようとする課題】ところが、ラッチアッ
プの発生箇所については、必ずしも外部からの高い電圧
やノイズ等が印加する素子あるいは回路領域と一致して
いるとは限らない。

【００３８】外部からの高い電圧やノイズ等が印加する
ことがトリガーであることには変わりはないが、ラッチ
アップはＣＭＯＳ半導体装置に寄生的に存在するバイポ
ーラトランジスタがラッチアップを起こすサイリスタ構
造の回路を構成する部分で、かつ前述のラッチアップ発
生の条件を満足する箇所で発生する。

【００３９】これはＣＭＯＳ半導体装置内の回路の設置
構造、すなわちパターンレイアウトに大きく依存する。

【００４０】発明者の実験による一例では、ＣＭＯＳ半
導体装置の周辺回路内のＰチャネルＭＯＳトランジスタ
領域に寄生的に存在するバイポーラトランジスタと、内
部論理回路内のＮチャネルＭＯＳトランジスタ領域に寄
生的に存在するバイポーラトランジスタとでサイリスタ
構造の回路を構成し、ラッチアップが発生する場合があ
る。

【００４１】これはＰチャネルＭＯＳトランジスタ領域
とＮチャネルＭＯＳトランジスタ領域との間で直接的な
回路接続がない場合であっても、高い電圧やノイズ等が
間接的に伝達し、ラッチアップ発生の条件を満足してし
まえば、回路領域どうしの接続状態に依存せずラッチア
ップが発生するという例である。

【００４２】このような事情から、ＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとの間に電
源ＶＤＤに接続する拡散領域や電源ＶＳＳに接続する拡
散領域、あるいはこれら両方の拡散領域を設置する手段
のみではラッチアップの防止対策としては充分ではな
く、他の回路領域との間にもこれらの拡散領域を設置す
るなどの対策が必要である。

【００４３】ＣＭＯＳ半導体装置に集積する全てのＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとの間、さらには他の回路領域との間全てにこの拡
散領域を設置することはＣＭＯＳ半導体装置の面積増大
につながるという課題がある。これは、前述のＣＭＯＳ
半導体装置内の各回路を構成する、ＰチャネルＭＯＳト
ランジスタを設置する領域とＮチャネルＭＯＳトランジ
スタを設置する領域とを離間する方法と同様に、チップ
サイズを縮小してコストダウンを図る手段に逆行するの
で好ましくない。

【００４４】本発明の目的は、上記課題を解決して、チ
ップサイズを増大させることなくラッチアップを防止す
ることが可能なＣＭＯＳ半導体装置を提供するものであ
る。

【００４５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域と内
部論理回路領域との間には、基準電位に接続する半導体
基板と同一導電型の第１の拡散領域と、電源電位に接続
する半導体基板と反対導電型の第２の拡散領域と、第２
の拡散領域を覆い第２の拡散領域と同一導電型の第１の
ウェル領域とを備え、この第１の拡散領域と第２の拡散
領域とは離間して、かつ平行して内部論理回路領域を取
り囲むように設け、周辺回路領域は少なくとも一つの周
辺論理回路とパッドとを有し、その周辺論理回路を構成
する第２のＰチャネルＭＯＳトランジスタ領域と第２の
ＮチャネルＭＯＳトランジスタ領域との間には、基準電
位に接続する半導体基板と同一導電型の第３の拡散領域
と、電源電位に接続する半導体基板と反対導電型の第４
の拡散領域と、第４の拡散領域を覆い第４の拡散領域と
同一導電型の第２のウェル領域とを備え、第３の拡散領
域と第４の拡散領域とは離間して設け、さらに第３の拡
散領域は第２のＰチャネルＭＯＳトランジスタ領域を取
り囲むように設け、第４の拡散領域は第２のＮチャネル
ＭＯＳトランジスタ領域を取り囲むように設け、電源電
位に接続する電源電位配線は基準電位に接続する第１の
拡散領域を覆い容量を構成し、内部論理回路領域は少な
くとも一つの内部論理回路で構成し、その内部論理回路
に供給する電源電位は制限回路を介して接続することを
特徴とする。

【００４６】

【作用】基準電位に接続する第１の拡散領域と電源電位
に接続する第１のウェル領域とを設け、この第１のウェ
ル領域内に第２の拡散領域を設ける。この第１の拡散領
域と第１のウェル領域および第２の拡散領域とが離間し
かつ平行してＣＭＯＳ半導体装置の内部論理回路領域を
取り囲むように内部論理回路領域と周辺回路領域との間
に設置する。

【００４７】このことによって、内部論理回路領域と周
辺回路領域とは第１の拡散領域と第１のウェル領域とで
隔てられる。

【００４８】さらに、電源電位に接続する配線と基準電
位に接続する配線との間に容量を接続する。

【００４９】これらの配線に印加あるいは伝達する高い
電圧やノイズ等は、この基準電位と電源電位との間の容
量によって吸収され、ノイズ等が電源電位に接続する配
線を伝達して各回路に印加することを防止し、電源電位
が安定する。

【００５０】周辺回路領域は、基準電位に接続する第３
の拡散領域と電源電位に接続する第２のウェル領域を設
け、この第２のウェル領域内に第４の拡散領域を設け、
この第３の拡散領域と第４の拡散領域とは互いに離間し
て設置する。

【００５１】さらに、周辺回路領域を構成するＰチャネ
ルＭＯＳトランジスタ領域およびＮチャネルＭＯＳトラ
ンジスタ領域は、各々この第３の拡散領域と第４の拡散
領域とで取り囲むように設置する。

【００５２】このことによって、ＣＭＯＳ半導体装置に
外部からの高い電圧やノイズ等が印加する場合でも、周
辺回路領域自身は第３の拡散領域と第４の拡散領域とを
設置することで半導体基板あるいはウェルに注入するキ
ャリアをこれら二つの拡散領域が吸収するようになって
おり、ラッチアップの発生条件を満たさず、ラッチアッ
プの発生を抑えることができる。

【００５３】内部論理回路は、この内部論理回路と周辺
回路領域との間に設置する電源電位に接続する第１のウ
ェル領域内に設置する第２の拡散領域、あるいはこの第
２の拡散領域に接続する同一電位の配線から制限回路を
介して接続する。

【００５４】このため、ラッチアップの発生を抑制し、
かつ電源の配線に外部からの高い電圧やノイズ等が印加
あるいは伝達してもラッチアップの発生を抑制する。

【００５５】

【実施例】以下、本発明による実施例を図面を基に説明
する。図１は本発明の実施例におけるＣＭＯＳ半導体装
置を模式的に示す平面図である。

【００５６】Ｎ型の半導体基板１００に内部論理回路領
域５と少なくともひとつ以上の周辺回路領域６とを設置
し、この内部論理回路領域５と周辺回路領域６との間に
Ｎ型の半導体基板１００と同一導電型のＮ型の第１の拡
散領域１とＮ型の半導体基板１００とは反対導電型のＰ
型の第１のウェル領域２２とを離間してかつ平行に設置
する。

【００５７】さらにＰ型の第１のウェル領域２２内にＰ
型の第１のウェル領域２２と同一導電型のＰ型の第２の
拡散領域２を設ける。Ｎ型の第１の拡散領域１とＰ型の
第１のウェル領域２２とは内部論理回路領域５を取り囲
むように設置する。

【００５８】また、Ｐ型の第２の拡散領域２はＰ型の第
１のウェル領域２２の内側に設置していることから、Ｎ
型の第１の拡散領域１とＰ型の第２の拡散領域２とは、
Ｎ型の第１の拡散領域１とＰ型の第１のウェル領域２２
との設置状態と同様に、離間してかつ平行して内部論理
回路領域５を取り囲む。

【００５９】Ｎ型の第１の拡散領域１は基準電位（図１
には図示せず）に接続し、またＰ型の第１のウェル領域
２２は、このＰ型の第１のウェル領域２２内に設置する
Ｐ型の第２の拡散領域２を介して電源電位（図１には図
示せず）に接続する。

【００６０】ＣＭＯＳ半導体装置の内部論理回路領域５
は少なくとも一つの内部論理回路１５で構成し、この内
部論理回路１５はＰチャネルＭＯＳトランジスタやＮチ
ャネルＭＯＳトランジスタ、あるいは抵抗やコンデンサ
といった素子で構成し、標準的なディジタル回路やアナ
ログ回路、あるいはディジタル回路とアナログ回路との
複合回路である。

【００６１】周辺回路領域６も同様に少なくとも一つ周
辺論理回路１６とパッド（図１には図示せず）とで構成
し、周辺論理回路１６はＰチャネルＭＯＳトランジスタ
やＮチャネルＭＯＳトランジスタ、あるいは抵抗やコン
デンサといった素子で構成し、ディジタル回路やアナロ
グ回路、あるいはディジタル回路とアナログ回路との複
合回路である。

【００６２】例えば、内部論理回路１５は、論理動作を
行なう回路を設置し、周辺論理回路１６は、外部の回路
とＣＭＯＳ半導体装置とのインターフェース回路や駆動
回路、または定電圧回路や発振回路などを設置する。

【００６３】図２は図１における点線で囲んだＡ部分を
拡大し摸式的に示す平面図である。Ｎ型の第１の拡散領
域１とＰ型の第１のウェル領域２２とＰ型の第１のウェ
ル領域２２内に形成するＰ型の第２の拡散領域２とは、
内部論理回路領域５を構成する少なくとも一つの内部論
理回路１５と周辺回路領域６を構成する少なくとも一つ
の周辺論理回路１６とを隔てるように設置する。

【００６４】内部論理回路１５は第１のＰチャネルＭＯ
Ｓトランジスタ領域２４と第１のＮチャネルＭＯＳトラ
ンジスタ領域２５とで構成する。

【００６５】電源電位はＰ型の第１のウェル領域２２内
に形成するＰ型の第２の拡散領域２から制限回路７を介
して第１のＮチャネルＭＯＳトランジスタ領域２５に接
続する。

【００６６】周辺回路領域６は少なくとも一つの周辺論
理回路１６とパッド８８とで構成し、周辺論理回路１６
は図１に示すＮ型の半導体基板１００に設ける第２のＰ
チャネルＭＯＳトランジスタ領域２６とＮ型の半導体基
板１００にＰ型の第２のウェル領域４４を設け、このＰ
型の第２のウェル領域４４内に第２のＮチャネルＭＯＳ
トランジスタ領域２７を設ける。

【００６７】さらに、第２のＰチャネルＭＯＳトランジ
スタ領域２６と第２のＮチャネルＭＯＳトランジスタ領
域２７とは離間して設置し、第２のＰチャネルＭＯＳト
ランジスタ領域２６は周囲をＮ型の第３の拡散領域３で
囲い、第２のＮチャネルＭＯＳトランジスタ領域２７は
周囲をＰ型の第４の拡散領域４で囲う。

【００６８】次に内部論理回路領域５と周辺回路領域６
との間に設置するＮ型の第１の拡散領域１とＰ型の第１
のウェル領域２２内に設けるＰ型の第２の拡散領域２と
の構成と動作を図３を用いて説明する。

【００６９】図３は、内部論理回路１５を構成する第１
のＰチャネルＭＯＳトランジスタ領域２４と周辺論理回
路１６を構成する第２のＮチャネルＭＯＳトランジスタ
領域２７との設置関係を模式的に示す断面図である。

【００７０】第１のＰチャネルＭＯＳトランジスタ領域
２４を構成するＰチャネルＭＯＳトランジスタ５０はゲ
ート５１とソース５２とドレイン５３とバルク５４とで
構成する。同様に第２のＮチャネルＭＯＳトランジスタ
領域２７を構成するＮチャネルＭＯＳトランジスタ６０
はゲート６１とソース６２とドレイン６３とバルク６４
とで構成する。

【００７１】バルク５４はＮ型の半導体基板１００の電
位を設定するため設けるＮ型の半導体基板１００と同一
導電型の拡散領域である。同様にバルク６４はＰ型の第
２のウェル領域４４の電位を設定するため設けるＰ型の
第２のウェル領域４４と同一導電型の拡散領域である。

【００７２】ＰチャネルＭＯＳトランジスタ５０のソー
ス５２とバルク５４とはコンタクトホール（図３には図
示せず）を介して基準電位配線８に接続し、基準電位を
給電する。また、ＮチャネルＭＯＳトランジスタ６０の
ソース６２とバルク６４とはコンタクトホール（図３に
は図示せず）を介して第３の電源電位配線１１に接続
し、電源電位を給電する。

【００７３】ＮチャネルＭＯＳトランジスタ６０のドレ
イン６３は第２のＮチャネルＭＯＳトランジスタ領域２
７の配線６５とコンタクトホール（図３には図示しな
い）を介して接続する。

【００７４】第１のＰチャネルＭＯＳトランジスタ領域
２４と第２のＮチャネルＭＯＳトランジスタ領域２７と
の間にはＮ型の第１の拡散領域１とＰ型の第１のウェル
領域２２内に設けるＰ型の第２の拡散領域２とを設置す
る。

【００７５】ＰチャネルＭＯＳトランジスタ５０とＮチ
ャネルＭＯＳトランジスタ６０とのＭＯＳトランジスタ
どおしは相互接続されていなくても、ＣＭＯＳ半導体装
置にはＰＮＰ型バイポーラトランジスタとＮＰＮ型バイ
ポーラトランジスタと抵抗とが寄生的に存在するのでラ
ッチアップが発生する場合がある。

【００７６】しかしながら、このようなＮ型の第１の拡
散領域１とＰ型の第１のウェル領域２２内に設けるＰ型
の第２の拡散領域２とを設置する構成では、例えば第１
のＰチャネルＭＯＳトランジスタ領域２４の基準電位配
線８に高い正の電圧やノイズ等が印加する場合、Ｐチャ
ネルＭＯＳトランジスタ５０のソース５２からＮ型の半
導体基板１００に電流が流れる。

【００７７】Ｎ型の半導体基板１００に注入するキャリ
アはＮチャネルＭＯＳトランジスタ６０のＰ型の第２の
ウェル領域４４に到達することはなく、第１の電源電位
配線９に接続するＰ型の第１のウェル領域２２内に設置
するＰ型の第２の拡散領域２に吸収される。Ｐ型の第１
のウェル領域２２の深さは他の拡散領域、例えばＰチャ
ネルＭＯＳトランジスタ５０のソース５２やドレイン５
３より深いため効率よくキャリアを吸収する。

【００７８】これによって、Ｐ型の第２のウェル領域４
４の電位が変動することはなく、従来例の図１１および
図１２に示す代表的な寄生バイポーラトランジスタによ
るサイリスタ構造の回路を形成しても、抵抗ｒ２が極め
て小さい値になった場合と同等になりＰＮＰ型バイポー
ラトランジスタがオンしにくい状態になる。

【００７９】また、例えば第２のＮチャネルＭＯＳトラ
ンジスタ領域２７の配線６５に高い負の電圧やノイズ等
が印加し、ＮチャネルＭＯＳトランジスタ６０のドレイ
ン６３に伝達された場合、Ｐ型の第２のウェル領域４４
からドレイン６３に電流が流れる。

【００８０】Ｐ型の第２のウェル領域４４に注入するキ
ャリアはＮ型の半導体基板１００中を移動しＰチャネル
ＭＯＳトランジスタ５０のバルク５４に到達することは
なく、基準電位配線８に接続するＮ型の第１の拡散領域
１に吸収される。

【００８１】これによって、Ｎ型の半導体基板１００の
電位が変動することはなく、従来例の図１１および図１
２に示す代表的な寄生バイポーラトランジスタによるサ
イリスタ構造の回路を形成しても、抵抗ｒ１が極めて小
さい値になった場合と同等になりＮＰＮ型バイポーラト
ランジスタがオンしにくい状態になる。

【００８２】いずれの場合においても、従来例で説明し
たとおり、図１２の等価回路図によれば、抵抗ｒ１、ｒ
２の両端の電圧がバイポーラトランジスタＱ１、Ｑ３の
ベース・エミッタ間電圧ＶＢＥと等しくなる電圧値が一
定限界値で、これがラッチアップ発生の条件のひとつで
あることから、図３に示すＮ型の半導体基板１００やＰ
型の第２のウェル領域４４の電位の変動を抑制し、抵抗
ｒ１、ｒ２に相当するＮ型の半導体基板１００とＰ型の
第２のウェル領域４４とに寄生的に存在する抵抗の両端
に発生する電圧を低減することは有効なラッチアップ防
止方法である。

【００８３】したがって、内部論理回路領域５と周辺回
路領域６との間に設置するＮ型の第１の拡散領域１とＰ
型の第１のウェル領域２２内にＰ型の第２の拡散領域２
とを設けることにより、内部論理回路領域５と周辺回路
領域６との回路どうしではラッチアップは発生しない。

【００８４】図４は図１および図２のＣＭＯＳ半導体装
置の基準電位と電源電位とを給電するパッド部分を摸式
的に示す平面図である。パッド８８はこのＣＭＯＳ半導
体装置に基準電位または電源電位を給電するパッドの一
つである。

【００８５】Ｐ型の第１のウェル領域２２内に設置する
Ｐ型の第２の拡散領域２はコンタクトホール４５と第１
の電源電位配線９とを介して、電源電位を印加するパッ
ド８８に接続する。第１の電源電位配線９はＮ型の第１
の拡散領域１の上部を覆うように配置する。

【００８６】Ｎ型の第１の拡散領域１はコンタクトホー
ル４５と基準電位配線８とを介して基準電位を印加する
パッド８８に接続する。

【００８７】この基準電位が接続するＮ型の第１の拡散
領域１を電源電位が接続する第１の電源電位配線９で覆
うことにより配線容量として容量１９を構成する。この
ような構成によれば、別途コンデンサを設置しなくても
電源電位と基準電位との間に容量成分を得ることができ
る。

【００８８】Ｎ型の第１の拡散領域１と第１の電源電位
配線９とが重なる部分の面積を増すほど、容量１９の静
電容量は増加することが可能であり、すなわちこの重な
る部分の面積で容量１９の静電容量の制御が可能であ
る。

【００８９】次に容量１９の動作を説明する。基準電位
を給電する配線系と電源電位を給電する配線系との間に
設置する容量１９によって、外部からの高い電圧やノイ
ズ等が直接的にＣＭＯＳ半導体装置の電源に印加する場
合や間接的に伝達する場合に対してそのノイズ等を吸収
し、電源電位の変動を防止することができる。

【００９０】すなわち、電源電位の配線や基準電位の配
線に伝達された鋭い波形のノイズ等は、これらの配線系
が自然に持っている抵抗成分とこの容量１９との時定数
でラッチアップが発生しない程度にまで鈍らせることが
できる。

【００９１】図５は図２における周辺論理回路の一例を
模式的に示す平面図であり、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとで構成するイン
バータ回路の例である。

【００９２】図１に示すＮ型の半導体基板１００にＰ型
の第２のウェル領域４４を設け、ＰチャネルＭＯＳトラ
ンジスタ２６０とＮチャネルＭＯＳトランジスタ２７０
とは離間して設置し、Ｎ型の第３の拡散領域３とＰ型の
第４の拡散領域４とで各々ＰチャネルＭＯＳトランジス
タ２６０とＮチャネルＭＯＳトランジスタ２７０との周
囲を囲う。

【００９３】ＰチャネルＭＯＳトランジスタ２６０はゲ
ート３１とソース３２とドレイン３３とで構成する。同
様にＮチャネルＭＯＳトランジスタ２７０はゲート４１
とソース４２とドレイン４３とで構成する。

【００９４】ＰチャネルＭＯＳトランジスタ２６０のゲ
ート３１とＮチャネルＭＯＳトランジスタ２７０のゲー
ト４１とはコンタクトホール４５を介してゲート配線３
０に接続する。

【００９５】同様にＰチャネルＭＯＳトランジスタ２６
０のドレイン３３とＮチャネルＭＯＳトランジスタ２７
０のドレイン４３とはコンタクトホール４５を介してド
レイン配線４０に接続する。

【００９６】ＰチャネルＭＯＳトランジスタ２６０のソ
ース３２とＮ型の第３の拡散領域３とはコンタクトホー
ル４５を介して基準電位配線８に接続し、基準電位を給
電する。また、ＮチャネルＭＯＳトランジスタ２７０の
ソース４２とＰ型の第４の拡散領域４とはコンタクトホ
ール４５を介して第３の電源電位配線１１に接続し、電
源電位を給電する。

【００９７】図６は図５に示す周辺論理回路の切断線Ｂ
−Ｂ部の断面の様子を模式的に示す断面図である。図７
は図６に示す寄生トランジスタによるサイリスタ構造を
示す等価回路図である。図６と図７とを用いて寄生トラ
ンジスタのサイリスタ構成について説明する。

【００９８】図６に示すように、ＰチャネルＭＯＳトラ
ンジスタ２６０のドレイン３３をエミッタ、Ｎ型の半導
体基板１００をベース、Ｐ型の第２のウェル領域４４を
コレクタとする第１のＰＮＰ型バイポーラトランジスタ
９２が寄生的に存在する。

【００９９】同様にＮチャネルＭＯＳトランジスタ２７
０のドレイン４３をエミッタ、Ｐ型の第２のウェル領域
４４をベース、Ｎ型の半導体基板１００をコレクタとす
る第１のＮＰＮ型バイポーラトランジスタ９４が寄生的
に存在する。

【０１００】ＰチャネルＭＯＳトランジスタ２６０のソ
ース３２をエミッタ、Ｎ型の半導体基板１００をベー
ス、Ｐ型の第２のウェル領域４４をコレクタとする第２
のＰＮＰ型バイポーラトランジスタ９１が寄生的に存在
する。

【０１０１】同様にＮチャネルＭＯＳトランジスタ２７
０のソース４２をエミッタ、Ｐ型の第２のウェル領域４
４をベース、Ｎ型の半導体基板１００をコレクタとする
第２のＮＰＮ型バイポーラトランジスタ９３が寄生的に
存在する。

【０１０２】また抵抗７１と８１とはＮ型の第３の拡散
領域３とＮ型の半導体基板１００との間に並列に寄生的
して存在し、抵抗７２と８２とはＰ型の第４の拡散領域
４とＰ型の第２のウェル領域４４との間に並列に寄生的
して存在する。図６と図７とを用いて本発明の半導体装
置のサイリスタ構造の動作について説明する。

【０１０３】例えば、ドレイン配線４０がパッド（図６
と図７とには図示せず）に接続し、パッドに外部からの
高い電圧やノイズ等が印加する場合、印加する高い電圧
やノイズ等は、ドレイン配線４０を介して周辺論理回路
１６を構成するＰチャネルＭＯＳトランジスタ２６０の
ドレイン３３とＮチャネルＭＯＳトランジスタ２７０の
ドレイン４３とに到達する。

【０１０４】印加する高い電圧やノイズ等の極性によっ
て、ＰチャネルＭＯＳトランジスタ２６０のドレイン３
３あるいはＮチャネルＭＯＳトランジスタ２７０のドレ
イン４３のどちらかが順バイアスとなる。すなわち、第
１のＰＮＰ型バイポーラトランジスタ９２か第１のＮＰ
Ｎ型バイポーラトランジスタ９４のどちらかがオンして
Ｎ型の半導体基板１００あるいはＰ型の第２のウェル領
域４４に電流を流す。

【０１０５】通常ではここでＮ型の半導体基板１００あ
るいはＰ型の第２のウェル領域４４に流れる電流は抵抗
８１あるいは抵抗８２に到達し、これらの抵抗の両端に
電圧を発生させ、従来例のラッチアップの発生状態の説
明通りの電流伝達経路をたどり、第２のＰＮＰ型バイポ
ーラトランジスタ９１と第２のＮＰＮ型バイポーラトラ
ンジスタ９３とで構成するサイリスタ構造の回路に電流
を流し、ラッチアップ状態に移行する。

【０１０６】しかしながら、図５および図６に示すＰチ
ャネルＭＯＳトランジスタ２６０とＮチャネルＭＯＳト
ランジスタ２７０とはそれぞれＮ型の第３の拡散領域３
とＰ型の第４の拡散領域４とで周囲を囲われているため
抵抗７１と抵抗８１とは並列抵抗となり、また抵抗７２
と抵抗８２とも並列抵抗となる。

【０１０７】したがって、Ｎ型の半導体基板１００ある
いはＰ型の第２のウェル領域４４に流れる電流によって
抵抗８１あるいは抵抗８２との両端に発生する電圧は第
２のＰＮＰ型バイポーラトランジスタ９１または第２の
ＮＰＮ型バイポーラトランジスタ９３のベース・エミッ
タ間電圧ＶＢＥを超えることなくラッチアップを起こす
ことはない。

【０１０８】すなわち、Ｎ型の半導体基板１００あるい
はＰ型の第２のウェル領域４４に流れる電流、つまり注
入するキャリアは、互いに対向するＮ型の半導体基板１
００あるいはＰ型の第２のウェル領域４４に到達する前
に、基準電位に接続するＮ型の第３の拡散領域３と電源
電位に接続するＰ型の第４の拡散領域４とに吸収され
る。

【０１０９】さらにまた、ＰチャネルＭＯＳトランジス
タ２６０のソース３２かＮチャネルＭＯＳトランジスタ
２７０のソース４２のどちらかに外部からの高い電圧や
ノイズ等が印加する場合も同様にラッチアップを発生す
ることはない。

【０１１０】図８は本発明のＣＭＯＳ半導体装置の内部
論理回路の一例を模式的に示す平面図である。第１のＰ
チャネルＭＯＳトランジスタ領域２４は図２の示すＮ型
の第１の拡散領域１の電位である基準電位に基準電位配
線８を介して接続し、第１のＮチャネルＭＯＳトランジ
スタ領域２５は制限回路７を介して第２の電源電位配線
１０に接続し、図２に示すＰ型の第１のウェル領域２２
内に設置するＰ型の第２の拡散領域２の電位である電源
電位に接続する。

【０１１１】また図２に示す内部論理回路領域５は複数
の図８に示すような内部論理回路で構成している。内部
論理回路１５はディジタル回路やアナログ回路、あるい
はこれらの複合回路により構成する。

【０１１２】図８に示す制限回路７は拡散抵抗やポリシ
リコン抵抗あるいはＰチャネルＭＯＳトランジスタやＮ
チャネルＭＯＳトランジスタなどの素子で構成する。本
発明の実施例では制限回路７は拡散抵抗で構成する。

【０１１３】制限回路７の抵抗値は、ＣＭＯＳ半導体装
置のパターンレイアウトを行う際にあらかじめ内部論理
回路の回路動作を吟味して電気特性に影響しない範囲を
選択して設ける。

【０１１４】次に内部論理回路領域５の動作を図８およ
び図９および図１０を用いて説明する。図９は図８に示
す平面図の回路を示す回路図である。図１０は図９に示
す回路に寄生的に存在するバイポーラトランジスタによ
るサイリスタ構造の回路である。

【０１１５】図１０に示すサイリスタ構造の回路は、図
８に示す第１のＰチャネルＭＯＳトランジスタ領域２４
を構成する第２のＰチャネルＭＯＳトランジスタ２４０
のドレインをエミッタ、図１に示すＮ型の半導体基板１
００をベースとし、また図８に示す第２のＮチャネルＭ
ＯＳトランジスタ２５０を設ける第３のＰ型のウェル領
域５５をコレクタとする第３のＰＮＰ型バイポーラトラ
ンジスタ１９２が寄生的に存在する。

【０１１６】また図１０に示すサイリスタ構造の回路
は、図８に示す第２のＮチャネルＭＯＳトランジスタ２
５０のドレインをエミッタ、第２のＮチャネルＭＯＳト
ランジスタ２５０を設ける第３のＰ型のウェル領域５５
をベースとし、またＮ型の半導体基板１００（図示せ
ず）をコレクタとする第３のＮＰＮ型バイポーラトラン
ジスタ１９４が寄生的に存在する。

【０１１７】第２のＰチャネルＭＯＳトランジスタ２４
０のソースをエミッタ、図１に示すＮ型の半導体基板１
００をベースとし、また図８に示す第３のＰ型のウェル
領域５５をコレクタとする第４のＰＮＰ型バイポーラト
ランジスタ１９１が寄生的に存在する。

【０１１８】同様に第２のＮチャネルＭＯＳトランジス
タ２５０のソースをエミッタ、図８に示す第３のＰ型の
ウェル領域５５をベースとし、またＮ型の半導体基板１
００（図示せず）をコレクタとする第４のＮＰＮ型バイ
ポーラトランジスタ１９３が寄生的に存在する。

【０１１９】また抵抗１８１は図１に示すＮ型の半導体
基板１００に寄生的に存在し、同様に抵抗１８２は図８
に示す第３のＰ型のウェル領域５５に寄生的に存在す
る。

【０１２０】図９に示す第１のＰチャネルＭＯＳトラン
ジスタ領域２４と第１のＮチャネルＭＯＳトランジスタ
領域２５とに、基準電位配線８および第２の電源電位配
線１０を介して電源を給電する。

【０１２１】図２に示すＮ型の第１の拡散領域１やＰ型
の第１のウェル領域２２内に設置するＰ型の第２の拡散
領域２、あるいは第１のＰチャネルＭＯＳトランジスタ
領域２４と第１のＮチャネルＭＯＳトランジスタ領域２
５との出力端子３５に外部から高い電圧やノイズ等が伝
達すると、前述のラッチアップ発生の過程をへてラッチ
アップが発生する。

【０１２２】ラッチアップが発生した場合、電源間には
図１０に示すような寄生的に存在するバイポーラトラン
ジスタで構成するサイリスタ構造の回路を介して電流が
流れる。

【０１２３】通常ではここで図１に示すＮ型の半導体基
板あるいは図８に示す第３のＰ型のウェル領域５５に流
れる電流は抵抗１８１あるいは抵抗１８２に到達し、こ
れらの抵抗の両端に電圧を発生させ、従来例のラッチア
ップの発生状態の説明通りの電流伝達経路をたどり、第
４のＰＮＰ型バイポーラトランジスタ１９１と第４のＮ
ＰＮ型バイポーラトランジスタ１９３とで構成するサイ
リスタ構造の回路に電流を流し、ラッチアップ状態に移
行する。

【０１２４】しかしながら、図１０に示す制限回路７に
よって、制限回路７の抵抗の両端と抵抗１８２の両端に
電圧が発生し、すなわち制限回路７によって抵抗１８２
の両端の電圧は分圧され、この分圧された抵抗１８２の
両端の電圧は第４のＮＰＮ型バイポーラトランジスタ１
９３のベース・エミッタ間電圧ＶＢＥを超えることなく
ラッチアップを発生することはない。

【０１２５】また、第２の電源電位配線１０に外部から
高い電圧やノイズ等が伝達する場合も同様に制限回路７
によって抵抗１８２の両端の電圧は分圧されるために、
ラッチアップを発生することはない。

【０１２６】図８に示す内部論理回路１５がどのような
回路構成であっても、ラッチアップが発生するのに充分
な高い電圧やノイズ等が、基準電位配線８や第２の電源
電位配線１０、あるいは出力端子３５に伝達されようと
も、制限回路７の働きでラッチアップの発生を制限する
ことができる。

【０１２７】以上、本実施例の構成について述べてきた
が、本発明は、これらの構成に限定するものではない。

【０１２８】本実施例では基準電位を給電する配線系と
電源電位を給電する配線系との間の容量１９を設ける。
この容量１９は、基準電位が接続するＮ型の第１の拡散
領域１を電源電位が接続する第１の電源電位配線９で覆
うことにより構成するが、電源電位が接続するＰ型の第
１のウェル領域２２内のＰ型の第２の拡散領域２を基準
電位が接続する基準電位配線８で覆うことで容量１９を
構成しても同様の効果が得られる。

【０１２９】また、基準電位が接続するＮ型の第１の拡
散領域１を電源電位が接続する第１の電源電位配線９で
覆うことにより構成する容量と、電源電位が接続するＰ
型の第１のウェル領域２２内のＰ型の第２の拡散領域２
を基準電位が接続する基準電位配線８で覆うことにより
構成する容量とを接続し、容量１９を構成してもかまわ
ない。

【０１３０】さらに、ＣＭＯＳ半導体装置内に別途にコ
ンデンサを設け、このコンデンサと容量１９とを接続し
て用いてもかまわない。また、このコンデンサを容量１
９として用いてもかまわない。

【０１３１】本発明においては、この容量１９の静電容
量を大きくすることで、電源電位と基準電位の変動をよ
り効果的に防止することができることは明らかである。
したがって、ＣＭＯＳ半導体装置の内部に多くの容量１
９を設けることは望ましい。

【０１３２】また、内部論理回路領域５に対するラッチ
アップ防止対策において、本実施例では制限回路７は拡
散抵抗で構成するが、抵抗の材質は拡散抵抗に限定した
ものではなくポリシリコン抵抗あるいはＰチャネルＭＯ
ＳトランジスタやＮチャネルＭＯＳトランジスタ等の素
子を用い、これらで回路を構成してもよい。さらに抵抗
のどちらか一方の端子または両端にコンデンサを付加し
てもよい。

【０１３３】さらに、本実施例では内部論理回路領域５
と周辺回路領域６との間に設置するＮ型の第１の拡散領
域１とＰ型の第１のウェル領域２２とは、Ｎ型の半導体
基板１００の周辺側、すなわち周辺回路領域６側にＮ型
の第１の拡散領域１を設置するようになっているが、こ
のＮ型の第１の拡散領域１とＰ型の第１のウェル領域２
２との位置関係はこれに限定するものではなく、ＣＭＯ
Ｓ半導体装置を構成する各回路の配置によって、周辺回
路領域６側にＰ型の第１のウェル領域２２を設置しても
かまわない。

【０１３４】この場合、容量１９の構成において、本実
施例では、Ｐ型の第１のウェル領域２２内に設けるＰ型
の第２の拡散領域２に電源電位を給電する第１の電源電
位配線９がＮ型の第１の拡散領域１上の一部を覆うよう
に設置するが、Ｎ型の第１の拡散領域１とＰ型の第１の
ウェル領域２２との設置関係の変更に伴い、Ｎ型の第１
の拡散領域１に基準電位を給電する配線がＰ型の第１の
ウェル領域２２内に設けるＰ型の第２の拡散領域２の一
部を覆うように設置し容量を構成してもよいことは無論
である。

【０１３５】さらにまた、内部論理回路領域５と周辺回
路領域６とが同一の電源電圧で動作する場合は、第１の
電源電位配線９と第２の電源電位配線１０と第３の電源
電位配線１１とを接続し、Ｎ型の第１の拡散領域１とＮ
型の第３の拡散領域３とを接続し、Ｐ型の第１のウェル
領域２２とＰ型の第２のウェル領域４４とを接続し、Ｐ
型の第２の拡散領域２とＰ型の第４の拡散領域４とを配
線や拡散領域やウェル領域などで接続しても本発明の目
的を達成できることは言うまでもない。

【０１３６】また本発明では半導体基板はＮ型の半導体
基板であるがＰ型の半導体基板を使用しても同じ結果に
なることは言うまでもない。

【０１３７】いずれの場合においても、本発明の主旨を
逸脱しない範囲で種々の変更が可能である。

【０１３８】

【発明の効果】以上実施例に基づいて説明したように、
本発明はＣＭＯＳ半導体装置における外部からの高い電
圧やノイズ等の進入および伝達の経路を考慮し、ＣＭＯ
Ｓ半導体装置の構成を吟味し各々適した対策を行なうも
のである。

【０１３９】周辺回路領域と内部論理回路領域との間に
は、Ｎ型の第１の拡散領域を設け基準電位に接続し、Ｐ
型の第１のウェル領域内にＰ型の第２の拡散領域を設け
電源電位に接続し、これらＮ型の第１の拡散領域とＰ型
の第１のウェル領域とを離間して平行にかつ内部論理回
路領域を取り囲むように設置する。

【０１４０】これにより、Ｎ型の半導体基板およびＰ型
の第１のウェル領域に注入するキャリアは各々Ｎ型の第
１の拡散領域とＰ型の第２の拡散領域とに吸収され、周
辺回路領域を構成する全ての半導体素子と内部論理回路
領域を構成する半導体素子との間で発生するラッチアッ
プを防止する。

【０１４１】さらに、Ｎ型の第１の拡散領域とＰ型の第
１のウェル領域内に設置するＰ型の第２の拡散領域との
間には、容量を設け内部論理回路領域と周辺回路領域と
の間に容量成分を設置することで、電源電位を供給する
配線を伝達するノイズ等をこの容量で吸収し、主として
基準電位や電源電位の電位変動が原因で発生するラッチ
アップを防止する。

【０１４２】周辺回路領域には、この周辺回路領域を構
成する第２のＰチャネルＭＯＳトランジスタ領域とＮ型
の半導体基板にＰ型の第２のウェル領域を設けこのＰ型
の第２のウェル領域内に設ける第２のＮチャネルＭＯＳ
トランジスタ領域とを離間して設置し、第２のＰチャネ
ルＭＯＳトランジスタ領域は周囲をＮ型の第３の拡散領
域で囲い、第２のＮチャネルＭＯＳトランジスタ領域は
周囲をＰ型の第４の拡散領域で囲うように設置する。

【０１４３】これにより、外部からパッドを介して直接
的にラッチアップ発生のトリガーとならしめる高い電圧
やノイズ等の印加する機会の多い周辺回路領域において
も、Ｎ型の半導体基板およびＰ型の第２のウェル領域に
注入するキャリアは各々Ｎ型の第３の拡散領域とＰ型の
第４の拡散領域とに吸収され、第２のＰチャネルＭＯＳ
トランジスタ領域と第２のＮチャネルＭＯＳトランジス
タ領域との間でラッチアップが発生することはない。

【０１４４】内部論理回路領域には、この内部論理回路
を構成する第１のＰチャネルＭＯＳトランジスタ領域は
Ｎ型の第１の拡散領域１の電位である基準電位に基準電
位配線を介して接続し、第１のＮチャネルＭＯＳトラン
ジスタ領域は制限回路を介して第３の電源電位配線に接
続し、Ｐ型の第１のウェル領域内に設置するＰ型の第２
の拡散領域の電位である電源電位に接続する。

【０１４５】これにより、制限回路の抵抗によって第１
のＮチャネルＭＯＳトランジスタ領域内に寄生的に存在
する抵抗の両端に発生する電圧を分圧し、第４のＮＰＮ
型バイポーラトランジスタのベース・エミッタ間電圧を
低く保ち、ラッチアップの発生を抑制する。

【０１４６】さらにまた、第１の拡散領域と第１のウェ
ル領域との設置構造や容量の接続、第３の拡散領域と第
４の拡散領域との設置構造や制限回路の設置構造を同時
に用いることで各々の効果はさらに強力になる。

【０１４７】すなわち、ラッチアップによるＣＭＯＳ半
導体装置の破壊を防止する方法として、ＣＭＯＳ半導体
装置を構成する各回路の設置状態に対して好適な構造を
用いることにより、チップサイズを増大させることなく
充分な機能を発揮することが可能で、高い信頼性、高い
ラッチアップ耐量を提供するものであり、その効果は非
常に大きい。

【図面の簡単な説明】

【図１】本発明の実施例におけるＣＭＯＳ半導体装置を
模式的に示す平面図である。

【図２】本発明の実施例におけるＣＭＯＳ半導体装置の
一部を摸式的に示す平面図である。

【図３】本発明の実施例におけるＣＭＯＳ半導体装置の
一部を摸式的に示す断面図である。

【図４】本発明の実施例におけるＣＭＯＳ半導体装置の
一部を摸式的に示す平面図である。

【図５】本発明の実施例におけるＣＭＯＳ半導体装置の
周辺論理回路の一例を模式的に示す平面図である。

【図６】本発明の実施例におけるＣＭＯＳ半導体装置の
周辺論理回路の一例を模式的に示す断面図である。

【図７】本発明の実施例におけるＣＭＯＳ半導体装置の
周辺論理回路に寄生的に存在するバイポーラトランジス
タによるサイリスタ構造を示す等価回路図である。

【図８】本発明の実施例におけるＣＭＯＳ半導体装置の
内部論理回路の一例を模式的に示す平面図である。

【図９】本発明のＣＭＯＳ半導体装置の内部論理回路の
一例を模式的に示す回路図である。

【図１０】本発明の実施例におけるＣＭＯＳ半導体装置
の内部論理回路に寄生的に存在するバイポーラトランジ
スタによるサイリスタ構造を示す等価回路図である。

【図１１】従来のＣＭＯＳ半導体装置を模式的に示す断
面図である。

【図１２】従来のＣＭＯＳ半導体装置に寄生的に存在す
るバイポーラトランジスタによるサイリスタ構造を示す
等価回路図である。

【符号の説明】

１第１の拡散領域２第２の拡散領域３第３の拡散領域４第４の拡散領域５内部論理回路領域６周辺回路領域７制限回路８基準電位配線９第１の電源電位配線１０第２の電源電位配線１１第３の電源電位配線１５内部論理回路１６周辺論理回路１９容量２２第１のウェル領域２４第１のＰチャネルＭＯＳトランジスタ領域２５第１のＮチャネルＭＯＳトランジスタ領域２６第２のＰチャネルＭＯＳトランジスタ領域２７第２のＮチャネルＭＯＳトランジスタ領域４４第２のウェル領域８８パッド１００半導体基板

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/82 21/8238 27/092 Ｈ０１Ｌ 21/82 Ｌ 27/04 Ａ 27/08 ３２１Ｂ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域と内
部論理回路領域との間には、基準電位に接続する半導体
基板と同一導電型の第１の拡散領域と、電源電位に接続
する半導体基板と反対導電型の第２の拡散領域と、第２
の拡散領域を覆い第２の拡散領域と同一導電型の第１の
ウェル領域とを備えることを特徴とする半導体装置。
【請求項２】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域は少
なくとも一つの周辺論理回路とパッドとで構成し、その
周辺論理回路を構成する第２のＰチャネルＭＯＳトラン
ジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域
との間には、基準電位に接続する半導体基板と同一導電
型の第３の拡散領域と、電源電位に接続する半導体基板
と反対導電型の第４の拡散領域と、第４の拡散領域を覆
い第４の拡散領域と同一導電型の第２のウェル領域とを
備えることを特徴とする半導体装置。
【請求項３】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域と内
部論理回路領域との間には、基準電位に接続する半導体
基板と同一導電型の第１の拡散領域と、電源電位に接続
する半導体基板と反対導電型の第２の拡散領域と、第２
の拡散領域を覆い第２の拡散領域と同一導電型の第１の
ウェル領域とを設け、電源電位に接続する電源電位配線
は基準電位に接続する第１の拡散領域を覆い容量を構成
することを特徴とする半導体装置。
【請求項４】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域と内
部論理回路領域との間には、基準電位に接続する半導体
基板と同一導電型の第１の拡散領域と、電源電位に接続
する半導体基板と反対導電型の第２の拡散領域と、第２
の拡散領域を覆い第２の拡散領域と同一導電型の第１の
ウェル領域とを設け、基準電位に接続する基準電位配線
は電源電位に接続する第１のウェル領域内に設ける第２
の拡散領域を覆い容量を構成することを特徴とする半導
体装置。
【請求項５】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域と内
部論理回路領域との間には、基準電位に接続する半導体
基板と同一導電型の第１の拡散領域と、電源電位に接続
する半導体基板と反対導電型の第２の拡散領域と、第２
の拡散領域を覆い第２の拡散領域と同一導電型の第１の
ウェル領域とを設け、電源電位に接続する電源電位配線
は基準電位に接続する第１の拡散領域を覆い構成する容
量と基準電位に接続する基準電位配線は電源電位に接続
する第１のウェル領域内に設ける第２の拡散領域を覆い
構成する容量とを設けることを特徴とする半導体装置。
【請求項６】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、内部論理回路領域
は少なくとも一つの内部論理回路で構成し、その内部論
理回路に供給する電源電位は制限回路を介して接続する
ことを特徴とする半導体装置。
【請求項７】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域と内
部論理回路領域との間には、基準電位に接続する半導体
基板と同一導電型の第１の拡散領域と、電源電位に接続
する半導体基板と反対導電型の第２の拡散領域と、第２
の拡散領域を覆い第２の拡散領域と同一導電型の第１の
ウェル領域とを備え、この第１の拡散領域と第２の拡散
領域とは離間して、かつ平行して内部論理回路領域を取
り囲むように構成することを特徴とする半導体装置。
【請求項８】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域は少
なくとも一つの周辺論理回路とパッドとで構成し、その
周辺論理回路を構成する第２のＰチャネルＭＯＳトラン
ジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域
との間には、基準電位に接続する半導体基板と同一導電
型の第３の拡散領域と、電源電位に接続する半導体基板
と反対導電型の第４の拡散領域と、第４の拡散領域を覆
い第４の拡散領域と同一導電型の第２のウェル領域とを
備え、第３の拡散領域と第４の拡散領域とは離間して設
け、さらに第３の拡散領域は第２のＰチャネルＭＯＳト
ランジスタ領域を取り囲むように設け、第４の拡散領域
は第２のＮチャネルＭＯＳトランジスタ領域を取り囲む
ように設けることを特徴とする半導体装置。
【請求項９】半導体基板上に少なくとも一つの周辺回
路領域と内部論理回路領域とを有し、周辺回路領域と内
部論理回路領域との間には、基準電位に接続する半導体
基板と同一導電型の第１の拡散領域と、電源電位に接続
する半導体基板と反対導電型の第２の拡散領域と、第２
の拡散領域を覆い第２の拡散領域と同一導電型の第１の
ウェル領域とを備え、この第１の拡散領域と第２の拡散
領域とは離間して、かつ平行して内部論理回路領域を取
り囲むように構成し、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとで構成し、その周辺論理回路を
構成する第２のＰチャネルＭＯＳトランジスタ領域と第
２のＮチャネルＭＯＳトランジスタ領域との間には、基
準電位に接続する半導体基板と同一導電型の第３の拡散
領域と、電源電位に接続する半導体基板と反対導電型の
第４の拡散領域と、第４の拡散領域を覆い第４の拡散領
域と同一導電型の第２のウェル領域とを備え、第３の拡
散領域と第４の拡散領域とは離間して設け、さらに第３
の拡散領域は第２のＰチャネルＭＯＳトランジスタ領域
を取り囲むように設け、第４の拡散領域は第２のＮチャ
ネルＭＯＳトランジスタ領域を取り囲むように設けるこ
とを特徴とする半導体装置。
【請求項１０】半導体基板上に少なくとも一つの周辺
回路領域と内部論理回路領域とを有し、周辺回路領域と
内部論理回路領域との間には、基準電位に接続する半導
体基板と同一導電型の第１の拡散領域と、電源電位に接
続する半導体基板と反対導電型の第２の拡散領域と、第
２の拡散領域を覆い第２の拡散領域と同一導電型の第１
のウェル領域とを備え、この第１の拡散領域と第２の拡
散領域とは離間して、かつ平行して内部論理回路領域を
取り囲むように設け、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとを有し、その周辺論理回路を構
成する第２のＰチャネルＭＯＳトランジスタ領域と第２
のＮチャネルＭＯＳトランジスタ領域との間には、基準
電位に接続する半導体基板と同一導電型の第３の拡散領
域と、電源電位に接続する半導体基板と反対導電型の第
４の拡散領域と、第４の拡散領域を覆い第４の拡散領域
と同一導電型の第２のウェル領域とを備え、第３の拡散
領域と第４の拡散領域とは離間して設け、さらに第３の
拡散領域は第２のＰチャネルＭＯＳトランジスタ領域を
取り囲むように設け、第４の拡散領域は第２のＮチャネ
ルＭＯＳトランジスタ領域を取り囲むように設け、電源
電位に接続する電源電位配線は基準電位に接続する第１
の拡散領域を覆い容量を構成することを特徴とする半導
体装置。
【請求項１１】半導体基板上に少なくとも一つの周辺
回路領域と内部論理回路領域とを有し、周辺回路領域と
内部論理回路領域との間には、基準電位に接続する半導
体基板と同一導電型の第１の拡散領域と、電源電位に接
続する半導体基板と反対導電型の第２の拡散領域と、第
２の拡散領域を覆い第２の拡散領域と同一導電型の第１
のウェル領域とを備え、この第１の拡散領域と第２の拡
散領域とは離間して、かつ平行して内部論理回路領域を
取り囲むように設け、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとを有し、その周辺論理回路を構
成する第２のＰチャネルＭＯＳトランジスタ領域と第２
のＮチャネルＭＯＳトランジスタ領域との間には、基準
電位に接続する半導体基板と同一導電型の第３の拡散領
域と、電源電位に接続する半導体基板と反対導電型の第
４の拡散領域と、第４の拡散領域を覆い第４の拡散領域
と同一導電型の第２のウェル領域とを備え、第３の拡散
領域と第４の拡散領域とは離間して設け、さらに第３の
拡散領域は第２のＰチャネルＭＯＳトランジスタ領域を
取り囲むように設け、第４の拡散領域は第２のＮチャネ
ルＭＯＳトランジスタ領域を取り囲むように設け、基準
電位に接続する基準電位配線は電源電位に接続する第１
のウェル領域内に設ける第２の拡散領域を覆い容量を構
成することを特徴とする半導体装置。
【請求項１２】半導体基板上に少なくとも一つの周辺
回路領域と内部論理回路領域とを有し、周辺回路領域と
内部論理回路領域との間には、基準電位に接続する半導
体基板と同一導電型の第１の拡散領域と、電源電位に接
続する半導体基板と反対導電型の第２の拡散領域と、第
２の拡散領域を覆い第２の拡散領域と同一導電型の第１
のウェル領域とを備え、この第１の拡散領域と第２の拡
散領域とは離間して、かつ平行して内部論理回路領域を
取り囲むように設け、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとを有し、その周辺論理回路を構
成する第２のＰチャネルＭＯＳトランジスタ領域と第２
のＮチャネルＭＯＳトランジスタ領域との間には、基準
電位に接続する半導体基板と同一導電型の第３の拡散領
域と、電源電位に接続する半導体基板と反対導電型の第
４の拡散領域と、第４の拡散領域を覆い第４の拡散領域
と同一導電型の第２のウェル領域とを備え、第３の拡散
領域と第４の拡散領域とは離間して設け、さらに第３の
拡散領域は第２のＰチャネルＭＯＳトランジスタ領域を
取り囲むように設け、第４の拡散領域は第２のＮチャネ
ルＭＯＳトランジスタ領域を取り囲むように設け、電源
電位に接続する電源電位配線は基準電位に接続する第１
の拡散領域を覆い構成する容量と基準電位に接続する基
準電位配線は電源電位に接続する第１のウェル領域内に
設ける第２の拡散領域を覆い構成する容量とを設けるこ
とを特徴とする半導体装置。
【請求項１３】半導体基板上に少なくとも一つの周辺
回路領域と内部論理回路領域とを有し、周辺回路領域と
内部論理回路領域との間には、基準電位に接続する半導
体基板と同一導電型の第１の拡散領域と、電源電位に接
続する半導体基板と反対導電型の第２の拡散領域と、第
２の拡散領域を覆い第２の拡散領域と同一導電型の第１
のウェル領域とを備え、この第１の拡散領域と第２の拡
散領域とは離間して、かつ平行して内部論理回路領域を
取り囲むように設け、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとを有し、その周辺論理回路を構
成する第２のＰチャネルＭＯＳトランジスタ領域と第２
のＮチャネルＭＯＳトランジスタ領域との間には、基準
電位に接続する半導体基板と同一導電型の第３の拡散領
域と、電源電位に接続する半導体基板と反対導電型の第
４の拡散領域と、第４の拡散領域を覆い第４の拡散領域
と同一導電型の第２のウェル領域とを備え、第３の拡散
領域と第４の拡散領域とは離間して設け、さらに第３の
拡散領域は第２のＰチャネルＭＯＳトランジスタ領域を
取り囲むように設け、第４の拡散領域は第２のＮチャネ
ルＭＯＳトランジスタ領域を取り囲むように設け、内部
論理回路領域は少なくとも一つの内部論理回路で構成
し、その内部論理回路に供給する電源電位は制限回路を
介して接続することを特徴とする半導体装置。
【請求項１４】半導体基板上に少なくとも一つの周辺
回路領域と内部論理回路領域とを有し、周辺回路領域と
内部論理回路領域との間には、基準電位に接続する半導
体基板と同一導電型の第１の拡散領域と、電源電位に接
続する半導体基板と反対導電型の第２の拡散領域と、第
２の拡散領域を覆い第２の拡散領域と同一導電型の第１
のウェル領域とを備え、この第１の拡散領域と第２の拡
散領域とは離間して、かつ平行して内部論理回路領域を
取り囲むように設け、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとを有し、その周辺論理回路を構
成する第２のＰチャネルＭＯＳトランジスタ領域と第２
のＮチャネルＭＯＳトランジスタ領域との間には、基準
電位に接続する半導体基板と同一導電型の第３の拡散領
域と、電源電位に接続する半導体基板と反対導電型の第
４の拡散領域と、第４の拡散領域を覆い第４の拡散領域
と同一導電型の第２のウェル領域とを備え、第３の拡散
領域と第４の拡散領域とは離間して設け、さらに第３の
拡散領域は第２のＰチャネルＭＯＳトランジスタ領域を
取り囲むように設け、第４の拡散領域は第２のＮチャネ
ルＭＯＳトランジスタ領域を取り囲むように設け、電源
電位に接続する電源電位配線は基準電位に接続する第１
の拡散領域を覆い容量を構成し、内部論理回路領域は少
なくとも一つの内部論理回路で構成し、その内部論理回
路に供給する電源電位は制限回路を介して接続すること
を特徴とする半導体装置。
【請求項１５】半導体基板上に少なくとも一つの周辺
回路領域と内部論理回路領域とを有し、周辺回路領域と
内部論理回路領域との間には、基準電位に接続する半導
体基板と同一導電型の第１の拡散領域と、電源電位に接
続する半導体基板と反対導電型の第２の拡散領域と、第
２の拡散領域を覆い第２の拡散領域と同一導電型の第１
のウェル領域とを備え、この第１の拡散領域と第２の拡
散領域とは離間して、かつ平行して内部論理回路領域を
取り囲むように設け、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとを有し、その周辺論理回路を構
成する第２のＰチャネルＭＯＳトランジスタ領域と第２
のＮチャネルＭＯＳトランジスタ領域との間には、基準
電位に接続する半導体基板と同一導電型の第３の拡散領
域と、電源電位に接続する半導体基板と反対導電型の第
４の拡散領域と、第４の拡散領域を覆い第４の拡散領域
と同一導電型の第２のウェル領域とを備え、第３の拡散
領域と第４の拡散領域とは離間して設け、さらに第３の
拡散領域は第２のＰチャネルＭＯＳトランジスタ領域を
取り囲むように設け、第４の拡散領域は第２のＮチャネ
ルＭＯＳトランジスタ領域を取り囲むように設け、基準
電位に接続する基準電位配線は電源電位に接続する第１
のウェル領域内に接続する第２の拡散領域を覆い容量を
構成し、内部論理回路領域は少なくとも一つの内部論理
回路で構成し、その内部論理回路に供給する電源電位は
制限回路を介して接続することを特徴とする半導体装
置。
【請求項１６】半導体基板上に少なくとも一つの周辺
回路領域と内部論理回路領域とを有し、周辺回路領域と
内部論理回路領域との間には、基準電位に接続する半導
体基板と同一導電型の第１の拡散領域と、電源電位に接
続する半導体基板と反対導電型の第２の拡散領域と、第
２の拡散領域を覆い第２の拡散領域と同一導電型の第１
のウェル領域とを備え、この第１の拡散領域と第２の拡
散領域とは離間して、かつ平行して内部論理回路領域を
取り囲むように設け、周辺回路領域は少なくとも一つの
周辺論理回路とパッドとを有し、その周辺論理回路を構
成する第２のＰチャネルＭＯＳトランジスタ領域と第２
のＮチャネルＭＯＳトランジスタ領域との間には、基準
電位に接続する半導体基板と同一導電型の第３の拡散領
域と、電源電位に接続する半導体基板と反対導電型の第
４の拡散領域と、第４の拡散領域を覆い第４の拡散領域
と同一導電型の第２のウェル領域とを備え、第３の拡散
領域と第４の拡散領域とは離間して設け、さらに第３の
拡散領域は第２のＰチャネルＭＯＳトランジスタ領域を
取り囲むように設け、第４の拡散領域は第２のＮチャネ
ルＭＯＳトランジスタ領域を取り囲むように設け、電源
電位に接続する電源電位配線は基準電位に接続する第１
の拡散領域を覆い構成する容量と基準電位に接続する基
準電位配線は電源電位に接続する第１のウェル領域内に
設ける第２の拡散領域を覆い構成する容量とを設け、内
部論理回路領域は少なくとも一つの内部論理回路で構成
し、その内部論理回路に供給する電源電位は制限回路を
介して接続することを特徴とする半導体装置。