KR100235145B1 - 모놀리식 집적 회로의 연결 접점부 보호용 보호회로 - Google Patents

모놀리식 집적 회로의 연결 접점부 보호용 보호회로 Download PDF

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Abstract

특히 COMS 입력/출력 단계로 이루어지는 모놀리식 직접회로의 연결 접점부를 보호하기 위한 보호 회로는 각각의 연결 접점부(A)영역내의 한정된 스위칭 한계부 및 연결 접점부(A)에서 전원 단자(VSS, VDD)까지의 저저항율 전류경로(sa)를 갖는 4층 소자(ta, ts)를 구비하며, 4층 소자의 일부와 또다른 트리거 가능한 회로 영역(W2)사이의 서브스트레이스(Sb)내에서 바람직하지 못한 전류(i3, i4)흐름을 방지하는 소자(z5)를 포함한다.

Description

모놀리식 직접 회로의 연결 접점부 보호용 보호 회로
제1도는 본 발명의 바람직한 실시예를 나타낸 것으로서, 연결 접점부 영역에 상보형(相補形) 금속 산화막 반도체(CMOS; Complementary metal-oxide-semiconductor)의 입력/출력단을 구비한 반도체 칩의 개략 단면도.
제2도는 연결 접점부에 연결된 본 발명에 따른 사이리스터의 등가 회로도.
제3도는 제1도에 따른 레이아웃의 개략 평면도.
제4도는 제1도 및 제3도의 세부 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
A : 연결 접점부 ta : 흡수 트랜지스터
ts : 기판 트랜지스터 sa : 흡수 경로
st : 기판벽 z3, z4 : 반도체 영역
Sb : 기판 H1 : 제1 반도체 존
H2 : 제2 반도체 존 z1 : 제1 영역
z2 : 제2 영역 z3 : 제3 영역
z4 : 제4 영역 a1 : 접점영역
f1 : 제1 상호 연결부 f2 : 제2 상호 연결부
f3 : 제3 상호 연결부 f4 : 제4 상호 연결부
D1, D2 : 드레인 단자 t1, t2 : 상보형 CMOS 출력 트랜지스터
VSS : 제1 전원 단자 VDD : 제2 전원 단자
W1, W2 : 제1 및 제2 터브 K1, K2: 콜렉터
B1, B2: 베이스 E1, E2: 에미터
I : 입력단
본 발명은 모놀리식 직접 회로의 연결 접점부, 특히 정전기 방전에 대해 저항 및 흡수 소자를 포함하는 CMOS 기술로 구현된 입력단/출력단을 정전기 방전으로부터 보호하기 위한 보호 회로에 관한 것이다. 본 명세서에어 사용되는 ＂정전기 방전＂은 ESD 펄스(ESD : 정전기 방전)에 의해 야기되는 임펄스 전류(impulse current)를 의미한다. 그러나, 이와 같은 보호는 각 연결 접점에 공급되는 정상 전류(steady-state current)로 확장되어, 래치-업(latch-up)이라고 하는 바람직하지 못한 사이리스터 형식의 전도를 야기시킬 수도 있다.
또한, 본 발명은 ESD 펄스로부터 모놀리식 직접 회로를 보호하는 방법에 관한 것으로서, 연결 접점 영역에서의 정전하는 저항 및 흡수 소자에 의해 상쇄된다. ESD 펄스(방전 펄스)로 인해 최악의 경우, 최소한 두 개의 반도체 영역 사이에서 항복 현상(breakdown)이 일어나서, 회로 기능을 정지시키는 단락(短絡) 채널을 형성하게 된다. 특히, MOS 트랜지스터의 산화 피막 게이트가 손상되기 쉽다. 또한, ESD 펄스로 인해 번번히 나타나는 결과는, ESD 펄스가 적당한 반도체 구조를 통해 래치-업을 유도함으로써 국부 과열로 인해 오동작을 초래할 수도 있는 단락이 결정내에 생기게 된다는 것이다. 또한, 전술한 바와 같은 이러한 래치-업 상태는, 특히 COMS 입력/출력단에서 연결 접점에서 공급된 정상 과부하 전류에 의해 개시될 수도 있다. COMS 기법, 특히 상보형(相補形) 출력 트랜지스터쌍에서 요구되는 터브(tub)는 기타 서브 회로와 함께 가능한 래치-업 상태에 놓일 수 있는 기판을 통해 연결된 사이리스터 형식의 회로 구조를 나타내며, 입력 전류가 보류 전류 이하로 떨어질 때 까지 래치-업 상태에 남아 있게 된다.
연결 접점부가 ESD 펄스로 인해 파괴되지 않도록 보호하기 위해, 저항 및 흡수 소자가 통상적으로 제공되는데, 이 소자는 과부하 전압을 낮은 값으로 제한하여 가능한 한 접점 영역내의 ESD 펄스를 상쇄시킨다. 예컨대, 역방향으로 정상적으로 작동되고, 순방향 및 항복 방향 둘 모두의 방향으로 드레인 효과(drainage effect)를 나타내는 흡수 다이오드가 사용된다. 그러나, 항목 임계값은 사용된 공정기법에 따라 크게 변하고, 각 연결 접점부와 연관된 모든 기능 유니트를 확실히 보호하는 데는 거의 적합하지 않다. MOS 회로의 경우, n 채널 출력 트랜지스터는 래치-업 되기가 특히 쉽다.
따라서, 본 발명의 목적은 ESD 펄스로부터 모놀리식 직접 회로의 모든 연결 접점을 확실하게 호보하기 위한 회로 및 방법을 제공하는 것으로서, 이것은 직접회로가 파워-오프 또는 파워-온 상태에 있게 되는 적당한 레이아웃에 의해 여러 가지 기술 파라미터에 널리 적용될 수 있다.
본 발명의 기본적인 사상은 각 연결 접점 영역에 적어도 하나의 4층 소자(사이리스터)를 형성하는 것으로서, 이 소자는 규정된 스위칭 임계치를 가지며, 연결 접점부에소 공급 단자로 유도되는 낮은 저항율의 전류 경로를 나타내고, 특히 손상되기 쉬운 n 채널 트랜지스터를 우회한다는 것이다. 보호 회로는 정(正) 및 부(負) 전원 단자 사이에 낮은 저항율의 전류 경로를 제공할 수도 있는 기타의 트리거 가능한 4층 소자들에 대한 이들 4층 소자의 바람직하지 못한 영향을 최소화시키는 소자들을 포함한다.
직접 회로의 스위칭 임계치 수준과 흡수 전류 경로의 저항율은 통상 ESD 시험 및 래치 시험에 의해 정량적으로 검사된다. ESD 시험에 있어서, 예컨대 수 킬로 볼트로 충전된 100 피코 패럿(pF)의 콘덴서는, 예컨대 1500 음의 저항기를 통해 연결 접점부로 짧은 시간 동안 방전된다. 이것은 수 암페어의 피크 전류를 생성할 수 있는 정전기 방전 효과를 정해진 방식으로 시뮬레이팅되도록 한다. 래치-업 시험에 있어서, 정상 전류 또는 서서히 증가하는 전류가 전류원을 통해 각 연결 접점부에 공급되고, 회로내의 기생 사이리스터(parasitic thyristor)가 기동되는지의 여부를 판정한다. 만약, 이 시험에서 기생 사이리스터가 기동됨이 없이 전류값이 50 밀리 암페어에 도달하게 되면, 이 회로는 많은 응용에 대해 충분히 래치가 방지 되는 것으로 볼 수 있다.
이하에서는 첨부 도면을 참조하여 본 발명 및 본 발명의 장점을 보다 상세히 설명할 것이다.
제1도에 도시한 반도체 칩은 제3도의 F-F' 선을 따라 취한 종단면도에 거의 대응한다. 관련된 배선은 개략적으로만 도시하였다. ＂n＂ 또는 ＂p＂로 나타낸, 차동 도전율 형식의 여러 영역이 p형 기판(Sb)에 형성된다. 개별 영역의 형성은 추가적인 공정 단계 없이도 보호 회로가 구성될 수 있도록 가능한 한 사용된 각각의 공정 기술에 적응된다.
제1 반도체 존(H1)은 하부의 n+형 제1 영역(z1)에 대한 연결 접점부(A), 즉 본딩 패드를 포함한다. 제1 영역(z1)은 연결 접점부(A)보다 더 큰 영역을 차지하며, 연결 접점부보다 길다. 한 쪽 변부(edge)에 평행한 접점 트랙, 즉 접점(a1)에 제1 영역(z1)상에 제공되는데, 이것은 및1 제2 저저항(low-resistance) 상호 연결부(f1, f2)에 의해 각각 n 채널 출력 트랜지스터(t1) 및 p 채널 출력 트랜지스터(t2)의 드레인 접점(D1, D2)에 연결된다. 제1 영역(z1)은 낮은 값의 저항기(제1저항기)(rn)(제2도 및 제4도 참조)를 형성하는데, 이 저항기는 본딩 패드(A)에 직접 연결된 일단부를 구비한다.
제1영역은 n+형 제2 영역(z2)에 의해 둘러싸이고, 이들 두 개의 영역은 좁은 기판벽(st)에 의해 분리된다. 제2 영역(z2)의 적어도 일부분은 제1 영역(z1) 둘레에 링을 형성하는 것이 유리하다(제3도 참조). 이것은 단지 한 면에 위치하여 서로 맞물려 맨더링(mandering)하는 것 또는 섬모양(island-shaped)과 같은 다른 실시예를 배제하지 않는다. 즉, 중요한 것은 기판벽(st)이 회로 레이아웃에 의해 규정된 길이 및 폭을 갖는다는 점이다. 제2 영역(z2)은 접점들을 통해 기판 전원 전압에 연결되는데, 이 전압은 제1 전원 단자(VSS)에서 인가된다. p+형 영역(zs)을 통해 기판(Sb)에 연결되는데, 이 p+형 영역은 도시된 바와 같이 제2 영역(zs)에 접촉될 수도 있다. 전술한 영역(z1, z2, z3)은 제1 반도체 존(H1)을 규정한다.제1 영역(z1) 및 그 측면에 배치된 제2 영역(z2)에 의해, npn 도전율 형식의 흡수 트랜지스터(ta)가 형성된다(제2도 및 제4도 참조). 분포 콜렉터(K1)는 제1 영역(z1)의 변부에 의해 형성되고, 그 베이스(B1)는 기판벽(st)에 의해 형성되며, 그 에미터(E1)는 제2 영역(z2)에 의해 형성된다. 기판벽(st)의 폭과 길이를 통해, 흡수 트랜지스터(ta)의 전류 이득 및 전류 산출량이 설정될 수 있다.
제1 반도체 존(H1)에 인접한 제2 반도체 존(H2)은 3층 소자, 즉 기판 pnp트랜지스터(ts)를 포함한다(제2도 및 제4도 참조). 기판 트랜지스터는 다음의 영역에 의해 형성된다. 에미터(E2)는 p+형 제3 영역(z3)에 의해 형성되는데, 이 영역은 저저항 제2 상호 연결부(f2)에 연결되고, n형 제4 영역(z4)에 의해 구성된 제1 터브(W1)내에 배치된다. 이 제1 터브는 n+접점 영역(zw1), 터브 접점(w1)을 통해 제2 전원 단자(VDD)에 연결되는데, 이 단자는 정(正) 전원 전압에 결합된다.
기판 트랜지스터(ts)의 베이스(B2)는 제1 터브(W1)에 의해 형성되고, 콜렉터(K2)는 기판(Sb)에 의해 형성된다. 기판 트랜지스터의 크기 및 그 전류 산출량은 제3 및 제4영역(z3, z4)의 공통 구역의 크기에 의해 결정된다. 전류 이득은 수직 구조 및 관련 불순물 프로파일에 좌우되는데, 이것은 주입 또는 확산을 통해 영향을 받을 수 있으며, 사용된 공정 기법에 의해 결정된다. 제3 영역(z3)은 접점(a2)이 제2 상호 연결부(f3)에 의해 저저항 제2 상호 연결부(f2)에 연결되어 있는 연결 접점(a2, a3)을 구비한 p+저항기(제2 저항기)(rp)로서 주입되는 것이 유리하다. 순수 입력 회로 및 입력/출력 회로에 있어서, 접점(a3)은 통상 신호 처리칩상의 관련된 내부 입력단(I)을 연결하는 역할을 한다. 이것은 입력 회로(I)가 두 개의 저항기(rp, rn)를 갖는 T 섹션에 의해 본딩 패드(A)로부터 분리된다는 장점을 가진다(제4도 참조). 제2 저항기(rp)는 제1 저항기(rn)보다 실질적으로 더 큰 값을 가질 수 있다.
제1도에 있어서, 제2 반도체 영역(H2)은 n 채널 출력 트랜지스터(t2)에 인접하는데. 이 트랜지스터 p+소스 및 드레인 영역(zs2, zd2)은 제2 n 터브(W2)내에 배치된다. 소스 접점(S2), 터브 접점(w2) 및 n+접점 영역(zw2)은 제2 전원단자(VDD)에 대해 공통으로 연결된다. 제1 반도체 존(H1)의 다른 측에는 n 채널 출력 트랜지스터(t1)가 있는데, 이 트랜지스터의 n+소스 및 드레인 영역(zs1, zd1)은 기판(Sb)내에 직접 배치되고, 단자(S1) 및 또 다른 p+기판 접점 영역(zs, zs', z5)은 제1 전원 단자(VSS)에 연결된다.
제1도에 도시된 바와 같이, n 및 p 채널 출력 트랜지스터(t1, t2) 사이의 공간 분리는 래치-업을 방지하는 공통수단이다. 복수 개의 기판 접점 영역(zs, zs', z5)은 기판 전류를 제1 전원 단자(VSS)에 드레인시킴으로써 동일한 목적을 수행한다.
제1도는 도시한 바람직한 실시예에 있어서, 상기 목적은 본딩 패드(A)와 제1 전원 단자(VSS) 사이에 유효한 흡수 전류 경로를 제공함으로써 달성되는데, 이것은 제1 및 제2 반도체(H1, H2)의 래치-업에 의해 제어된다. 래체-업은 정상동작 상태에서는 발생하지 않는 스위칭 임계치 이상에서 발생한다. 반면에, 제1 반도체 존(H1)과 함께 n 터브(W2)와 같은 트리거 가능한 다른 구조제의 기생 래치-업은, 특히 만역 이것이 정(正)과 부(負) 전원단자(VDD, VSS) 사이에 저저항율의 단락 경로를 제공한다면 방지된다. 바람직한 흡수 전류 경로(sa)(제4도 참조)는 본딩 패드(A)와 기판 전원 단자(VSS : 제1 전원 단자) 사이에만 제공된다. 또 다른 실시예에 있어서, 흡수 경로는 제2 전원 단자(VDD)에도 연결될 수 있음을 물론이다.
본 발명에 따르면, 기생 래치-업은 다음과 같이 방지된다. 기생적으로 트리거 가능한 n 터브[이 터브들은 주로 p 채널 출력 트랜지스터(t2)의 터브(W2)를 포함함]는 각각의 n 터브 관통 깊이의 약 50∼50배에 해당하는 제1 반도체 존(H1)으로부터의 안전 거리에 배치되어야 한다. 그러나, 결정 인자는 제1 반도체 존(H1)과 트리거 가능한 n 터브 사이에 형성되는 기판 벌크 저항기의 값이다. 벌크 저항은 인접한 n 터브 변부 길이 대 기판벽(st)으로부터의 거리 비율 수직 기판 두께 및 기판 도핑 농도에 대략 좌우된다. 이것은 n 터브 변부 길이가 기판벽(st)의 유효 길이에 비해 작은 경우에 한해서 적용된다.
따라서, 바람직하지 못한 기판 전류(i3, I4)(제4도 참조)의 흐름을 방지하는 소자, 즉 이들 전류를 제1 또는 제2 전원 단자(VSS, VDD)에 드레인하는 수집소자에 사용될 수 있는 자유공간이 생기게 된다. 이와 같은 수집 소자들은, 예컨대 p+형 제5 영역(Z5)에 의해 형성되고 제1 전원 단자(VSS)에 연결되는 복수 개의 기판 접점 영역이다. 또 다른 대안(제1도에 도시안됨)으로서 n+영역에 의해 형성된 보조 콜렉터를 사용할 수도 있는데, 이것은 기판 전류들을 제2 전원 단자(VDD)에 드레인한다. 또 다른 대안은 이들 기판 전류내에서 흡수 트랜지스터(ta)의 전류 이득을 감소시키는 것이다. 이들 각 방법의 장점은 이들의 효율이 ESD 및 래치-업 시험에 의해 정략적으로 결정될 수 있다는 점과 레이아웃의 선택적인 수정이 서로에 대해 작용하는 기구 없이도 가능하다는 점이다. 또한 ESD 강도 및 래치-업 강도는 특정 한계내에서 서로 무관하게 조정될 수 있다.
제2도는 본딩 패드(A)에 접속된 사이리스터를 개략적으로 도시한 것이다. 이는 흡수 트랜지스터(ta)와 기판 트랜지스터(ts)로 구성된다. 제1 및 제2 기판 전류(i1,i2)에 의해 래치-업이 발생한다. 제1 기판 전류는 기판 트랜지스터(ts)의 베이스에서 흡수 트랜지스터(ta)의 콜렉터로 흐르고, 제2 기판 전류는 기판 트랜지스터(ta)의 콜렉터에서 흡수 트랜지스터(ta)의 베이스로 흐른다. 기판 전류(i1 및 I2)가 제1 전원 단자(VSS)로 흐르는 것은 각각의 기판 저항기(rs1 및 rs2)에 의해 표현된다. 기판 트랜지스터의 베이스는 제1 터브(w1)이고, 제2 전원 단자 VDD에 연결된다. 본성 패드(A)는 n+저항기(rn)를 통해 기판 트랜지스터(ts)의 에미터에 연결된다. 제2도에 도시한 사이리스터는 2가지의 상이한 방식으로 트리거링 될 수 있다. 본딩 패드(A)에서의 정상 전류에 의해 정적으로 기판 트랜지스터(ts)의 베이스는 제2 전원 단자(VDD)에 의해 클램핑되거나, 또는 본딩 패드(A)의 임펄스 전류에 의해 기판 트랜지스터의 베이스는 높은 VDD/VSS 전체 정전 용량(수 나노패럿)에 의해 동적으로 클램핑된다. ESD 펄스로부터 보호하는 데 동적 트리거링은 필수적이다. 베이스 전류(i1)의 결과로서 기판 트랜지스터(ts)는 콜렉터 전류(i2)를 흡수 트랜지스터(ta)로 보내는데, 이것은 또한 그 콜렉터 전류를 통해 기판 트랜지스터(ts)의 베이스 전류를 증가시킨다. 이러한 정(正) 피드백 메카니즘은 충분한 크기의 전류가 본딩 패드(A)에서 이용 가능한 경유에만 사이리스터의 트리거링 처리를 개시한다. 제4도에 표시한 고유한 과전류 흡수 경로는 제2도에는 도시하지 않았다.
제2도에 도시한 사이리스터의 제2 트리거링은 기판 트랜지스터(ts)의 에미터에서 고율의 전압 상승(du/dt)에 의해 개시될 수 있다. 이것은, 예컨대 대략 100 볼트/나노초의 전압 상승율을 초래할 수도 있는 ESD 펄스에 의해 야기될 수 있다. ESD 펄스는 대략 10 나노초가 지난후에 약 1∼10k 볼트의 최대 전압에 도달한다. 이와 관련된 전류들이 만약 효과적인 수단을 통해 연결 접점부에서 드레인 되지 않는다면, 이들 전류는 반도체 칩내의 국부 파괴를 분명히 초래한다. 그와 같은 고율의 전압 상승에서 기판 트랜지스터(ts)는 그 베이스-에미터와 베이스-콜렉터의 정전 용량(c1,c2)의 직렬 조합을 통해 비전도 흡수 트랜지스터(ta)의 베이스를 끌어당기게 되어, 이 트랜지스터를 약한 전도 상태로 유도한다. 사이리스터가 충분히 온 상태가 될 때까지 전술한 정(正) 피드백 메카니즘에 의해 보다 크게 전도시키도록 트랜지스터가 야기된다. 이와 같은 턴-온 메카니즘은 인가된 전원 전압으로 발생하고 파워-오프 상태에서도 발생하며, 또한 회로 외부의 격리 소자인 경우에 발생하여, 연결 접점부를 통해 정전기 방전으로부터의 이상적인 보호를 제공한다.
제3도는 본딩 패드(A)영역내의 반도체 칩의 일부분을 나타낸 개략 평면도이다. 제1도의 종단면도에 도시된 반도체 존은 대략 선 F-F'를 따라 배치된다. 좌측면상에 n 채널 출력 트랜지스터(t1)가 배치되는데, 그 드레인 접점부(D1)는 제1 상호 연결부(f1)에 의해 제1 영역(z1)의 접점에 연결된다. 본딩 패드(A) 및 접점(a1)을 구비한 제1 영역(z1)은 모든 방향으로 본딩 패드(A)의 범위를 넘어 연장된다.
또한, 접점(a1)에는 제2 상호 연결부(f2)가 연결되는데, 이 연결부는 p 채널 출력 트랜지스터의 드레인 접점(D2)으로 안내된다. p 채널 출력 트랜지스터의 드레인 접점(D2)은 제2 n 터브(W2)내에 배치되는데, 이것은 n+접점 영역(zw2) 및 터브 접점(w2)을 통해 w2 전원 단자(VDD)에 연결된다.
본딩 패드(A)로부터 떨어진 접점(a1) 간격을 통해, 그리고 제1 영역(z1)에 의해 낮은 값의 n+저항기(rn)(제2도 및 제4도 참조)가 형성되는데, 이것은 저저항 상호 연결부(f1,f2)로부터 본딩 패드(A)를 전지적으로 분리시킨다. 이 제1 영역(z1)은 동일한 n+도전율 형식의 환상 제2 영역(z2)에 의해 둘러싸여 있는데, 이들 두 영역은 좁은 기판벽(st)에 의해 서로 분리되어 있다. 제2 영역(z2)은 환상의 부가 p+영역(zs)에 의해 둘러싸여 있는데, 이것은 p형 기판에 접점을 만드는 역할을 한다. 환상 영역(zs) 및 인접한 제2 영역(z2)은 함께 접촉하여 제1 전원 단자(VSS)에 연결된다. 도면을 간단히 그리기 위하여, 접점은 제3도의 개별 영역에 단 한 번만 도시하였다. 여러 배선 레벨로 구성될 수 있는 저저항 상호 연결부는 접점과 함께 선으로 도시하였다.
본딩 패드(A)를 제1 영역(z1)상의 중앙 위치에 배치하는 것 및 제2 영역(z2)이 제1 영역(z1)을 둘러싸는 것은 물론 필수 불가결한 것은 아니지만, 이와 같이 하는 것이 매우 유리하다. 왜냐하면, 이같은 방식에 의해, 흡수 트랜지스터(ta) 뿐만아니라 부가적인 보호를 제공하는 커다란 흡수 다이오드 제1 영역(z1)에 의해 본딩 패드(A) 아래에 직접 형성되기 때문이다. 제1 전원 단자(VSS)에 연결되는 제1도 및 제3도의 n+영역(z2)은 유사한 목적을 위한 역할을 수행한다.
제2반도체 존(H2)에 있어서, 기판은 기판 트랜지스터(ts)를 형성하는 영역들을 포함하는데, 이 트랜지스터는 수직 pnp 트랜지스터로서 설계된다. 베이스는 n형 제4 영역(z4)에 의해 형성되는 제1 터브(W1)에 해당한다. 저저항율 n+접접 영역(zw1)을 통해 제1 터브(W1)에 접촉되는데, 상기 접점 영역(zw1)은 제1 터브 접점(w1)을 통해 제2 전원 단자(VDD)에 연결된다. 터브는 p+형 제3 영역(z3)을 포함하는데, 이것은 pn 접합에 의해 n형 물질로부터 분리되며, 접점(a2) 및 제3 상호 연결부(f3)을 통해 제2 상호 연결부(f2)에 접속된다. 제3 영역(z3)은 장방형의 저항 소자로서 제3도에 도시되어 있는데, 그 제2 단자는 접점(a3)에 의해 형성된다. 이 p+저항기(rp)(제2도 및 제4도 참조) 및 제4 상호 연결부(f4)를 통해, 제3도에 개략적으로만 도시된 입력회로(I)가 본딩 패드(A)에 연결된다. 순수 출력단에 있어서, 제4 상호 연결부(f4) 및 관련 연결 접점부(a3)는 필요치 않다.
제3도에 있어서, 제1 반도체 존(H1)과 함께 트리거 가능한 제2 터브(W2)는 기판벽으로부터 간격(s3)만큼 분리된다. 중간 영역에 있어서, 넓은 영역인 p+형 제5 영역(z5)이 제공되는데, 이 영역은 복수 개의 기판 접점부(sk)(도시생략)를 통해 제1 전원 단자(VSS)에 연결된다. 제1 및 제2 반도체 존(H1, H2) 사이에는 제5 영역(z5)에 의해 형성된 p+기판 접점 영역도 또한 있는데, 그러나 이것은 제2 터브(W2) 영역내의 그것보다 상당히 폭이 좁다. 제1 및 제2 반도체 존 사이의 간격(s2), 중간 기판 접점 영역 및 기판 벽(st)의 폭(s1)을 통해, 원하는 사이리스터의 트리거링 동작은 적당한 회로 레이아웃에 의해 규정된 방식으로 영향을 받을 수 있다.
제4도는 제1도 및 제3도에 대한 세부 등가 회로도이다. 본딩 패드(A)에 연결되는 제1 영역(z1)은 제1 및 제2 상호 연결부(f1, f2)가 연결되는 n+저항기(rn)을 형성한다. 또한, 제1 영역(z1)은 제2 영역(z2)과 기판벽(st)과 접합하여 래터널 npn 트랜지스터, 즉 흡수 트랜지스터(ta)를 형성한다. 후자는 기판벽(st)을 따라 제1 영역(z1)내에서 다중 콜렉터로서 제4도에 도시된 분포 콜렉타(K1)를 구비한다. 이들 콜렉터들 중 세 개는 저항기(rn)의 세 개의 탭(1, 2, 3)에 연결된다.
탭(1)은 접점(a1)의 영향권 밖에 위치하는 제3도의 z1의 변부 영역이다. 탭(3)은 거의 접점(a1)을 따라 위치하는 z1의 변부 영역이다. 탭(2)은 거의 이들 두 개의 변부 영역 사이에 위치하는 중간 영역에 의해 형성된다. 제1 영역(z1)의 변부부분의 약 2/3가 메인 콜렉터로서 탭(1)에 속한다는 것을 제3도에서 명확히 알 수 있다. 이는 본딩 패드(A)에 도달하는 ESD 펄스 또는 과부하 전류에 대해 저저항율 흡수 경로(sa)를 제공한다. 이 전류 경로의 저항율은 본질적으로 기판 저항기(rsa)의 값에 의해 결정되는데, 이 값은 흡수 트랜지스터(ta)의 에미터 전류 경로에 나타난다. 에미터(E1)는 제2 영역(z2)에 의해 형성된다.
에미터(E1)에 의해 주입된 전류의 일부분을 제2 영역(z2)내로 흐르지 않고 기판(Sb)내로 흐른다. 이것은 점선으로 표시된 콜렉터에 의해 분포 콜렉터로 표시 되어 있다. 기판 전류의 일부분은 제1 기판 전류(i1)로서 제1 반도체 존(H1)으로 흐른다. 기판 전류의 원하지 않은 부분은 제3 기판 전류(i3)로서 p 채널 출력 트랜지스터(t2) 영역으로 흐른다.
제2 반도체 존(H2)은 수직 pnp 트랜지스터, 즉 기판 트랜지스터(ts)를 형성한다. 후자의 에미터(E2)는 n+저항기(rn)를 통해 본딩 패드(A)에 연결된다. 베이스(B2)는 제1 터브(W1)에 의해 형성된 터브 저항기(rw1)를 통해 제2 전원 단자(ADD)에 연결된다. 콜렉터(K2)는 기판(Sb)에 의해 형성되고, 흡수 트랜지스터(ta)의 베이스(B1)로 일부 흐르는 제2 기판 전류(i1)를 보낸다. 제1 기판 전류(i1)의 일부분을 기판 트랜지스터(ts)의 베이스(B2)로 흐르기 때문에, 이들 두 개의 트랜지스터는 사이리스터 방식으로 상호 작용할 수 있다. 그러나, 이것은 본딩 패드(A)에서의 전위가 베이스-에미터 임계 전압에 의해 베이스(B2)에서의 전위를 초과하는 경우에만 가능하다. 이 두 개의 트랜지스터는 두 개의 전원 단자(VDD, VSS) 사이에서 단락을 야기키지 않는다. 등가 저항(rs1, rs2)은 제1 및 제2 반도체 존(H1, H2)사이의 기판 접점 영역(zs)에 해당하는데, 이것으로 인해 제1 및 제2 기판 전류(i1, i2)는 각각 규정된 방식으로 감소된다.
분포 콜렉터(K1)는 원하지 않는 기판 전류(i3)를 기생 기판 pnp 트랜지스터(t2')의 베이스로 보내는데, 이것은 자동적으로 p 채널 출력 트랜지스터(t2)에 기인한다. 특히 위험한 점은 이 기생 트랜지스터(t2')의 이중 에미터 중 그 하나가 직접 제2 전원 단자(VDD)에 연결된다는 점이다. 이 트랜지스터(t2')가 활성화되면 이 에미터 연결로 인해 매우 큰 기판 전류(i4)가 베이스(B1)로 흐르는데, 이 기판 전류는 제3 기판 전류(i3)와 함께 기생 사이리스터(ta,t2')의 정(正) 피드백 회로를 형성한다. 후자는 사이리스터 전류가 낮은 임피던스의 제2 전원 단자(VDD)로부터 공급되는한, 본딩 패드(A)에서의 전위와는 무관하게 래치된다. 그러나, 원하지 않는 기판 전류(i3,i4)는 적당한 콜렉팅 소자(z5)에 의해 최소로 유지되는데, 가장 간단한 경우는 제1 반도체 존(H1)과 트리거 가능한 터브(W2) 사이의 큰 영역의 기판 접점부에 의해 최소로 유지된다(제3도 참조). 원하지 않는 기판 전류(i3 및 i4)의 흡수는 각각 기판 저항기(rs3 및 rs4)로 제4도에 도시되어 있다.
공지된 바와 같이, n 체널 출력 트랜지스터(t1)는 이중 에미터를 구비한 기판 npm 트랜지스터(t1') 형식으로 기생 소자에 의해 분로(分路)가 형성된다. 드레인 단자(D1)에 속하는 에미터들중 그 하나는 제1 상호 연결부(f1)에 연결되고, 소스 단자(S1)에 속하는 다른 에미터는 제1 전원 단자(VSS)에 연결된다. 흡수 트랜지스터(ta)와 함께, 기생 트랜지스터(t1')는 사이리스터(t2') 방식으로 상호 작용을 할 수 없지만, 기생 기판 pnp 트랜지스터(t2')와 함께 기생 트랜지스터(t1')는 사이리스터(t2') 방식으로 상호 작용을 할 수가 없다. 이같은 바람직하지 못한 효과는 전술한 바와 같은 종래의 수단, 예컨대 제3도에 도시된 바와 같은 본딩 패드(A)의 대향면상의 공간 분리에 의해 방지된다.
n 채널 출력 트랜지스터(t1)의 벌크 연결부(P1)는 제1 전원 단자(VSS)에 대해 관련 벌크 등가 저항(rw1)을 갖는 기생 기판 npn 트랜지스터(t1')의 베이스 연결부를 형성하며, p 채널 출력 트랜지스터(t2)의 벌크 연결부(P2)는 제2 전원 단자(VDD)에 대해 관련 벌크 등가 저항(rw2)을 갖는 기생 기판 pnp 트랜지스터(t2')의 벌크 연결부(P2)를 형성한다.
이상의 실시예들은 p형 기판을 갖는 CMOS 모노리식 직접 회로에 관한 것이다. 또한 본 발명은 n형 기판을 갖는 CMOS 회로의 보호 회로에도 물론 사용될 수 있다. 본 발명은 4층 소자가 제공될 수 있는 모든 기술에 응용할 수 있다. 보호 메카니즘은 종래의 모노리식 직접 회로 제조 기법을 사용하여, 특히 적당한 회로 레이아웃에 의해, MOS 트랜지스터를 구비하거나 또는 구비하지 않고도 수행될 수 있는 순수한 2극(bipolar) 회로 기능에 기초를 두기 때문에, 본 발명에 따른 보호 회로 역시 2극 회로에도 역시 사용될 수 있다.

Claims (12)

  1. 정전기 방전을 위해 저항 및 흡수 소자를 구비하는 모놀리식 직접 회로, 특히 CMOS 기법으로 구현된 입력단/출력단의 연결 접점부를 정전기 방전으로부터 보호하기 위한 보호 회로에 있어서, 각 연결 접점부(A) 영역에는 규정된 스위칭 임계치 및 상기 연결 접점부(A)로부터 전원 단자(VSS,VDD)에 이르는 저저항율 흡수 경로(sa)를 구비한 최소한 하나의 4층 소자 (사이리스터)(ta, ts)가 있으며, 상기 보호 회로는 상기 4층 소자(ta, ts)의 적어도 일부분과 상기 4층 소자의 일부분(ta)이 다른 4층 소자(ta, t2')를 형성하는 것을 돕는 다른 소자(t2') 사이의 기판(Sb)내의 전류(i3, i4)의 흐름을 방지하는 소자(z5)를 구비하는 것을 특징으로 하는 연결 접점부 보호용 보호 회로.
  2. 제1항에 있어서, 상기 4층 소자(ta, ts)는 기판(Sb), 터브(W1)로서 상기 기판내에 형성된 반도체 영역(z4) 및 상기 터브내에 배치된 추가의 반도체 영역(z3)으로 이루어진 적어도 하나의 3층 소자(ts)를 포함하는 것으로서, 상기 3층 소자의 연속층(Sb, z4, z3)의 도전율 형식은 서로 반대이고, 상기 기판(Sb)은 제1 도전율 형식인 것인 연결 접점부 보호용 보호 회로.
  3. 제2항에 있어서, 칩표면내에 형성된 영역들에 의해 제1 및 제2 반도체 존(H1, H2)에 형성된 상기 4층 소자(ta, ts)는 제1 반도체 존(H1)내에 측면 구조로 기판벽(st)에 의해 분리된 제2 도전율 형식의 제1 및 제2 영역(z1, z2)을 포함하고, 제1 및 제2 상호 연결부(f1, f2)가 접점 영역(a1)에 연결되도록 하고 특히 상보형 CMOS 출력 트랜지스터(t1, t2)으 드레인 단자(D1, D2)를 상기 접점 영역에 연결되도록, 상기 제1 영역(z1)은 적어도 연결 접점부(A)와 접점 영역(a1) 사이에 도전성 연결부를 제공하고, 상기 제2 영역(z2)은 제1 전원 단자(VSS)에 연결되고, 상기 제2 반도체 존(H2)은 제3 상호 연결부(f3)에 의해 접점 영역(a1)에 연결되고 터브(W1)를 형성하는 제2 도전율 형식의 제4 영역(z4)에 배치된 제1 도전율 형식의 제3 영역(z3)을 포함하고, 상기 제1 및 제2 영역(z1, z2) 사이의 측면 간격(s1), 상기 제1 및 제2 반도체 존(H1, H2) 사이의 간격(s2) 및 각각의 인접 변부 영역의 길이는, 항복 임계치에 도달 후에는 상기 제1 및 제2 반도체 존의 사이리스터 형태의 상호 작용부에 의해 제어되는 저저항율의 흡수 경로(sa)가 적어도 하나의 소정의 도전율값을 가지도록 선택되고, 그와 달리 정상 작동 상태하에서는 항복 임계치에 도달되지 않도록 선택되는 것인 연결 접점부 보호용 보호 회로.
  4. 제3항에 있어서, 상기 제1 및 제2 반도체 존(H1, H2) 사이의 간격(s2)은 제1 반도체 존(H1)과 제2 도전율 형식의 트리거 가능한 추가의 터브(W2) 사이의 간격보다 작고, 상기 제1 반도체 존(H1)과 상기 추가의 터브(W2) 사이의 중간 영역은 상기 제1 또는 제2 전원 단자(VSS, VDD)에 연결되어 원하지 않는 기판 전류(i3, i4)를 콜렉팅(collect)하는 복수 개의 콜렉팅 소자(z5)를 포함하는 것인 연결 접점부 보호용 보호 회로.
  5. 제4항에 있어서, 상기 제2 영역(z2)은 적어도 부분적으로는 링형태로 제1 영역(z1)을 둘서싸고, 상기 제1 영역(z1)은 적어도 부분적으로는 연결 접점부(A)에 의해 커버되는(cover) 영역의 범위를 초과하여 연장하는 것인 접점부 보호용 보호회로.
  6. 제5항에 있어서, 상기 연결 접점부(A)를 신호 입력부로 사용하는 서브 회로는 연결 접점부(A)로부터 격리되어 있는 제3 영역(z3)의 접점부(a3)에 제4 상호 연결부(f4)에 의해 연결되는 것인 연결 접점부 보호용 보호 회로.
  7. 연결 접점부 영역내의 정전기 전하는 저항 및 흡수 소자에 의해 상쇄되는, ESD 펄스(ESD : 정전기 방전)로부터 모놀리식 직접 회로를 보호하기 위한 방법에 있어서, 상기 ESD 펄스에 대해, 규정된 스위칭 임계치를 가진 4층 소자(사이리스터)(ta, ts)에 의해 제어되는 저저항 흡수 경로(sa)를 연결 접점부(A)로부터 전원 단자(VSS, VDD)까지 구비하고, 전류가 상기 제1 전원 단자(VSS) 및/또는 제2 전원 단자(VDD)로 흐르게 하는 복수 개의 콜렉팅 소자(z5)에 의해, 상기 4층 소자(ta, ts)와 추가 트리거 가능한 터브(W2) 사이의 원하지 않는 기판 전류(i3, i4)가 방지되는 것을 특징으로 하는 모놀리식 직접 회로 보호 방법.
  8. 제7항에 있어서, 제1 반도체 존(H1)에서, 상기 연결 접점부(A)는 제1 저항(rn)을 형성하는 제1 영역(21)에 의해 저저항의 제1 및 제2 상호 연결부(f1, f2)에 연결되고, 상기 제1 반도체 존(H1)에서, 동일 도전율 형식의 상기 제1 영역(z1)과 측면 제2 영역(z2)은 상기 제1 및 제2 영역이 기판 벽(st)에 의해 분리된 채, 상기 제1 전원 단자(VSS)에 연결되는 상기 제1 영역(z1)의 변부, 기판(Sb) 및 제2 영역(z2)이 각각 콜렉터(K1), 베이스(B1), 에미터(E1)인 흡수 트랜지스터(ta)를 형성하며, 상기 제1 반도체 존(H1)에 인접한 제2 반도체 존(H2)에서, 기판 트랜지스터(ts)는 도전율 형식이 상기 흡수 트랜시스터(ta)의 형식과는 반대이고, 이 트랜지스터는 i) 제3 영역(z3)에 의해 저저항의 제2 상호 연결부(f2)에 연결되고, 제4 영역(z4)에 의해 구성되어 제2 전원 단자(VDD)에 연결되는 제1 터브(W1)내에 배치되는 에미터(E2)와, ii) 상기 제1 터브(W1)(제4 영역)에 의해 연결되어 배치되는 베이스(B2)와, iii) 상기 기판(Sb)에 의해 연결되어 배치되는 콜렉터(K2)의 영역으로 형성되는 것인 모놀리식 직접 회로 보호 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 영역(z1, z2) 사이의 간격(s1) 및 상기 제1 및 제3 반도체 존(H1, H2) 사이의 간격(s2)에 의해, 상기 영역 및 존 각각의 표면 영역과 각각의 인접 변부 영역의 길이, 흡수 전류 경로(sa)의 도전율 및 흡수 트랜지스터(ta)와 기판 트랜지스터(ts)의 래치-업에 대한 스위칭 임계치가 설정되는 것인 모놀리식 직접 회로 보호 방법.
  10. 제8항에 있어서, 상기 추가의 트리거 가능한 터브(W2)를 구비한 흡수 트랜지스터(ta)의 래치-업은 상기 추가의 터브에 대한 간격(s3)의 크기 및 상기 원하지 않는 기판 전류(i3, I4)가 상기 간격(s3)에 의해 규정된 중간 존내의 콜렉팅 소자(z5)에 의해 흐르지 못하게 함으로써 방지되는 것인 모놀리식 직접 회로 보호 방법.
  11. 제10항에 있어서, 상기 원하지 않는 기판 전류(i3, i4)는, 기판(Sb)과 동일한 도전율 형식의 제5 영역(z5)에 의해 형성되고 상기 제1 전원 단자(VSS)에 연결되며 상기 흡수 트랜지스터(ta)와 추가의 트리거 가능한 터브(W2) 사이의 접점 영역으로서 위치되는 복수 개의 기판 접점 영역을 통해 흐르지 못하게 되는 것인 모놀리식 직접 회로 보호 방법.
  12. 제8항에 있어서, 상기 제3 영역(z3)에 의해, 상기 연결 접점부(A)로부터 이격되어 있는 접점(a3)에 연결된 연관된 입력단(I)에 대해 제4 상호 연결부(f4)를 구비하는 제2 저항기(rp)가 형성되는 것인 모놀리식 직접 회로 보호 방법.
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