JP3351559B2 - モノリシック集積回路の接続コンタクト用保護回路 - Google Patents

モノリシック集積回路の接続コンタクト用保護回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ技術で構成さ
れたモノリシック集積回路、特に静電放電装置を具備
し、入力／出力段の接続コンタクトを静電放電から保護
する保護回路に関する。ここで使用される用語“静電放
電”（以下ＥＳＤという）とはＥＳＤパルスによって発
生させられたインパルス電流を意味する。しかしなが
ら、保護は各接続コンタクトに供給され、ラッチアップ
として知られている望ましくないサイリスタ状の導電を
生じさせる可能性がある定常電流にも及んでいる。
【０００２】本発明はさらに接続コンタクトの領域中の
静電荷が放電装置によって中性化されるＥＳＤパルスか
らモノリシック集積回路を保護する方法に関する。
【０００３】
【従来の技術】静電放電（以下ＥＳＤという）パルス
は、最悪の場合に少なくとも２つの半導体領域の間にお
いて絶縁破壊を生じさせ、回路に機能を停止させる短絡
チャンネルを形成する。ＭＯＳトランジスタの薄いゲー
ト酸化物は特に損傷を受け易い。ＥＳＤパルスのもう１
つの頻繁な影響は、それが適切な半導体構造を介してラ
ッチアップを誘導し、それによって短絡回路が結晶にお
いて発達し、結果的に局部的な過熱による機能不良を生
じさせることである。上記のようなこのラッチアップ状
態はまた特にＣＭＯＳ入力／出力段において接続コンタ
クトに供給された定常過負荷電流によって開始されるこ
ともある。ＣＭＯＳ技術、特に別のサブ回路と一緒でも
可能な相補出力トランジスタ対において要求されるタブ
領域は、ラッチアップ状態に置かれることができる基体
を介して相互接続されたサイリスタ状の回路構造を生成
し、入力電流が保持電流より下に低下するまでこの状態
のままである。
【０００４】
【発明が解決しようとする課題】ＥＳＤパルスにより破
壊されることから接続接触を保護するために、低い値に
過負荷電圧を制限し、したがって可能な限り接触領域内
のＥＳＤパルスを中性化するＥＳＤ放電装置が一般に設
けられている。例えば、逆方向に通常動作し、それらの
順方向および短絡方向の両方向において排出効果を呈す
る放電用のダイオードが利用される。しかしながら、絶
縁破壊しきい値は使用されるプロセス技術に応じて広範
囲にわたって変動し、各接続コンタクトと関連した全て
の機能ユニットを高い信頼性で保護することは困難であ
る。ＭＯＳ回路において、ｎチャンネル出力トランジス
タは特にラッチアップが生成されることによって損傷を
受け易い。
【０００５】したがって、本発明の目的は、特に適切な
回路設計によって異なる技術的パラメータに適合される
ことが可能なＥＳＤパルスからパワーオフまたはパワー
オン状態であるモノリシック集積回路の全ての接続コン
タクトを高い信頼性で保護することが可能であり、処理
ステップを追加せずに容易に製造することのできる回路
および方法を提供することである。
【０００６】本発明は、ＣＭＯＳ回路技術で構成された
入力／出力段を備え、静電気保護のための放電手段を具
備しているモノリシック集積回路の保護回路において、
入力／出力と接続される入力／出力段の接続コンタクト
の領域においてｐ型の半導体基体中に形成されＣＭＯＳ
回路を保護する少なくとも１つの４層装置を具備し、こ
の４層装置は、規定されたスイッチングしきい値および
接続コンタクトから電源供給端子までの低い抵抗の電流
路を有し、その４層装置は、ｐ型の半導体基体中の第１
および第２の半導体ゾーン内にそれぞれ形成された２つ
のトランジスタ構造によって構成されており、その第１
の半導体ゾーンには半導体表面に平行に延在する横方向
トランジスタ構造が形成され、この横方向トランジスタ
構造はｐ型の半導体基体によって構成されたベース領域
とこのベース領域によって分離されたｎ型の第１および
第２の領域とを含むｎｐｎトランジスタとして構成さ
れ、半導体基体中の第２の半導体ゾーンには縦方向トラ
ンジスタが形成され、この縦方向トランジスタは半導体
基体中にウエル領域として形成されたｎ型の第３の領域
と、この第３の領域内に形成されたｐ型の第４の領域を
含み、ｐ型の半導体基体とｎ型の第３の領域とｐ型の第
４の領域とにより縦方向ｐｎｐトランジスタとして構成
され、保護回路はさらに、４層装置の一部分が保護すべ
きＣＭＯＳトランジスタの部分を含んで別の４層構造を
形成するとき４層装置の一部分と保護すべきＣＭＯＳト
ランジスタとの間で基体中を流れる電流を阻止する手段
を具備していることを特徴とする。
【０００７】所定の集積回路における電流排出電流路の
抵抗およびスイッチングしきい値のレベルは一般にＥＳ
Ｄおよびラッチアップ試験によって量的に検査される。
ＥＳＤ試験において、例えば数キロボルトに充電された
100ピコファラドキャパシタは短時間で1500オームの抵
抗を通じて接続コンタクトに放電される。これは数アン
ペアのピーク電流を発生することができる静電放電の効
果が限定された方法でシミュレートされることを可能に
する。ラッチアップ試験において、定常またはゆっくり
増加する電流が電源を通して各接続コンタクトに供給さ
れ、回路中の寄生サイリスタがトリガーされるか否かが
決定される。この試験において寄生サイリスタがトリガ
ーされずに50ミリアンペアの電流値が達せられた場合、
回路は多数の適用に対して十分にラッチ防止されている
と考えられる。
【０００８】本発明およびその他の利点は、添付図面を
参照してさらに詳細に説明されるであろう。
【実施例】図１に示された半導体チップの断面図は図３
のラインＦ−Ｆ´における断面にほぼ対応する。関連し
た接続線は概略的に示されているに過ぎない。“ｎ”ま
たは“ｐ”として示されている異なる導電性タイプの種
々の領域はｐ型基体Ｓｂ中に形成される。個々の領域の
形成はできる限り使用される各プロセス技術に適合され
るため保護回路は処理ステップを追加せずに製造される
ことができる。
【０００９】第１の半導体ゾーンＨ1 は下にあるｎ+ 型
の第１の領域ｚ1 のための結合パッドである接続コンタ
クトＡを含む。第１の領域ｚ1 は結合パッドＡより大き
い領域を占有し、それを越えて延在する。１つのエッジ
に平行な接触導体すなわちコンタクトａ1 は第１の領域
ｚ1 に設けられている。それは第１および第２の低抵抗
相互接続ｆ1 ，ｆ2 によってｎチャンネル出力トランジ
スタｔ1 およびｐチャンネル出力トランジスタｔ2 のド
レインコンタクトＤ1 ，Ｄ2 にそれぞれ接続されてい
る。第１の領域ｚ1 は、結合パッドＡに直接接続された
一端を有する低い値の抵抗ｒｎ（第１の抵抗）を形成す
る（図２および図４を参照）。
【００１０】第１の領域は、ｎ+ 型の第２の領域ｚ2 に
よって包囲され、２つの領域は狭い基体壁ｓｔによって
分離される。第２の領域ｚ2 の少なくとも一部分は図３
に示されるように第１の領域ｚ1 の周囲にリングを形成
することが有効である。これは一側だけに配置される
か、交差指状（インターデジタル）にされるか、蛇行状
にされるか、または島状にされたような他の実施例を排
除するものでない。重要なのは基体壁ｓｔが回路構造の
配置によって限定された長さおよび幅を有することであ
る。第２の領域ｚはコンタクトを介して基体電源に接続
され、それは第１の電源供給端子ＶＳＳにより行われて
いる。基体Ｓｂへの接触はｐ+ 型の領域ｚｓを通して行
われ、これはまた示されているように第２の領域ｚ2 に
隣接している。示された領域ｚ1 ，ｚ2 ，ｚｓは第１の
半導体ゾーンＨ1 を限定する。図２および図４に示され
たように、第１の領域ｚ1 および横方向に配置された第
２の領域ｚ2 によって放電電流を流すためのｎｐｎ導電
型の寄生トランジスタｔａが形成される。その分布され
たコレクタＫ1 （図４参照）は第１の領域ｚ1 のエッジ
部分により、そのベースＢ1 は基体壁ｓｔにより、また
そのエミッタＥ1 は第２の領域ｚ2 によって形成され
る。基体壁ｓｔの幅および長さによって寄生トランジス
タｔａの電流利得および電流生成量が設定される。
【００１１】第１の半導体ゾーンＨ1 に隣接している第
２の半導体ゾーンＨ2 は、３層装置すなわち図２および
図４に示されているような基体ｐｎｐトランジスタｔｓ
を含む。基体トランジスタは以下の領域によって形成さ
れる。エミッタＥ2 はｐ+型の第３の領域ｚ3 によって
形成され、それは低抵抗の第２の相互接続ｆ2 に接続さ
れ、ｎ型の第４の領域ｚ4 によって構成された第１のタ
ブ領域Ｗ1 中に配置されている。第１のタブ領域は正の
電源に接続された第２の電源供給端子ＶＤＤにｎ+ 接触
領域ｚｗ1 およびタブ領域コンタクトｗ1 を介して接続
されている。
【００１２】基体トランジスタｔｓのベースＢ2 は第１
のタブ（ウエル）領域Ｗ1 によって、またコレクタＫ2
は基体Ｓｂによって形成される。基体トランジスタの寸
法および結果的にその電流生成量は第３および第４の領
域ｚ3 ，ｚ4 の共通の領域の寸法によって決定される。
電流利得は垂直構造および関連した不純物プロフィール
に依存しており、それはイオン注入または拡散により形
成されることができ、したがって使用されるプロセス技
術によって決定される。第３の領域ｚ3 は、接続コンタ
クトａ2 ，ａ3 を有するｐ+ 抵抗ｒｐ（＝第２の抵抗）
として構成される（図４参照）ことが有効であり、コン
タクトａ2 は第３の相互接続ｆ3 によって低抵抗の第２
の相互接続ｆ2 に接続されている。純粋の入力回路およ
び入力／出力回路において、コンタクトａ3 は一般に単
一処理チップ上で関連した内部入力段Ｉに接続する機能
を行う。これは、入力回路Ｉが図４に示されているよう
に２つの抵抗ｒｐ，ｒｎを備えたＴ部分によって結合パ
ッドＡから減結合される利点を有する。したがって、ｐ
+ 抵抗ｒｐはｎ+ 抵抗ｒｎより実質的に大きい値を有す
る。
【００１３】図１において、第２の半導体ゾーンＨ2 は
ｎチャンネル出力トランジスタｔ2によって後続され、
そのｐ+ ソースおよびドレイン領域ｚｓ2 ，ｚｄ2 は第
２のｎ型タブ領域Ｗ2 に配置されている。ソースコンタ
クトＳ2 、タブ領域コンタクトｗ2 およびｎ+ 接触領域
ｚｗ2 は第２の電源供給端子ＶＤＤに共通にされてい
る。第１の半導体ゾーンＨ1 の他方の側は、ｎ+ ソース
およびドレイン領域ｚｓ1 ，ｚｄ1 が基体Ｓｂ内に直接
配置されたｎチャンネル出力トランジスタｔ1があり、
端子Ｓ1 およびさらに別のｐ+ 基体接触領域ｚｓ，ｚｓ
´，ｚ5 は第１の電源供給端子ＶＳＳに接続されてい
る。
【００１４】図１に示されたようなｎおよびｐチャンネ
ル出力トランジスタｔ1 およびｔ2間の空間的分離はラ
ッチアップを防止する共通の手段である。複数の基体接
触領域ｚｓ，ｚｓ´，ｚ5 は第１の電源供給端子ＶＳＳ
に基体電流を排出することによって同じ目的で機能す
る。
【００１５】図１に示された好ましい実施例において、
上記の目的は第１および第２の半導体ゾーンＨ1 ，Ｈ2
のラッチアップによって制御され、結合パッドＡと第１
の電源供給端子ＶＳＳとの間に実効的な放電用の電流路
を設けることによって達成される。ラッチアップは、通
常の動作状態下では到達されないスイッチングしきい値
より上で発生する。他方、ｎ型タブ領域Ｗ2 のようなト
リガー可能な別の構造の任意の寄生ラッチアップは第１
の半導体ゾーンＨ1 が、特に正および負の電源供給端子
ＶＤＤ，ＶＳＳ間に低抵抗の短絡路を提供した場合には
阻止される。所望の電用の電流路ｓａ（図４参照）は結
合パッドＡと基体電源供給端子ＶＳＳ（＝第１の電源供
給端子）との間にのみ設けられる。別の構造において、
電流排出路はまた第２の電源供給端子ＶＤＤに接続され
る。
【００１６】本発明によると、寄生ラッチアップは以下
のように阻止される。主にｐチャンネル出力トランジス
タｔ2 のタブ領域Ｗ2 を含んでいる寄生的にトリガー可
能なｎ型タブ領域は、各ｎ型タブ領域の貫通深度の約５
乃至50倍に等しい第１の半導体ゾーンＨ1 から安全な距
離に配置されなければならない。しかしながら、決定要
因は第１の半導体ゾーンＨ1 とトリガー可能なｎ型タブ
領域との間に形成された基体バルク抵抗の値である。第
１の近似の程度でバルク抵抗は、基体壁ｓｔからの距離
に対する隣接したｎ型タブ領域エッジ長の比、垂直構造
の厚さおよび基体ドーピング濃度に依存する。これはｎ
型タブ領域エッジ長が基体壁ｓｔの実効長と比較して小
さい限り適応する。
【００１７】したがって、望ましくない基体電流ｉ3 ，
ｉ4 の流れを遮断する装置（図４参照）に対して、すな
わち第１または第２の電源供給端子ＶＳＳ，ＶＤＤにこ
れらの電流を排出する収集装置に対して使用されること
ができる自由空間が生成される。このような収集装置は
例えばｐ+ 型の第５の領域ｚ5 によって形成され、第１
の電源供給端子ＶＳＳに接続された複数の基体接触領域
である。もう１つの可能性（図１に示されていない）
は、第２の電源供給端子ＶＤＤに基体電流を排出するｎ
+ 領域によって形成された補助コレクタを使用すること
である。さらに別の可能性はこれらの基体電流の領域に
おいて寄生トランジスタｔａの電流利得を減少すること
である。個々の方法の利点は、それらの実効性がＥＳＤ
およびラッチアップ試験によって量的に決定されること
ができ、レイアウト設計の選択的な補正が個々のメカニ
ズムが互いに作用せずに可能なことである。さらに、Ｅ
ＳＤ強度およびラッチアップ強度はある限界内において
互いに無関係に調節されることができる。
【００１８】図２は結合パッドＡに接続されたサイリス
タを概略的に示す。それは寄生トランジスタｔａおよび
基体トランジスタｔｓから構成されている。ラッチアッ
プは第１および第２の基体電流ｉ1 ，ｉ2 によって発生
させられる。第１の基体電流は基体トランジスタｔｓの
ベースから寄生トランジスタｔａのコレクタに流れ、第
２の基体電流は基体トランジスタｔｓのコレクタから寄
生トランジスタｔａのベースに流れる。第１の電源供給
端子ＶＳＳへの基体電流ｉ1 およびｉ2 の流れは基体抵
抗ｒｓ1 およびｒｓ2 によってそれぞれ表される。基体
トランジスタｔｓのベースは第１のタブ領域Ｗ1 であ
り、第２の電源供給端子ＶＤＤに接続される。結合パッ
ドＡはｎ+ 抵抗ｒｎを通して基体トランジスタｔｓのエ
ミッタに接続される。
【００１９】図２に示されたサイリスタは２つの異なる
方法でトリガーされることができる。結合パッドＡにお
ける定常電流によって静電的に、基体トランジスタｔｓ
のベースが第２の電源供給端子ＶＤＤによってクランプ
されるか、或は結合パッドＡにおけるインパルス電流に
よってダイナミックに、基体トランジスタｔｓのベース
が高いＶＤＤ／ＶＳＳ合計キャパシタンス（例えば数ナ
ノファラド）によってダイナミックにクランプされる。
ダイナミックなトリガーはＥＳＤパルスからの保護にと
って重要である。ベース電流ｉ1 の結果として、基体ト
ランジスタｔｓはコレクタ電流ｉ2 を寄生トランジスタ
ｔａのベースに送り、それはさらにそのコレクタ電流に
よって基体トランジスタｔｓのベース電流を増加させ
る。この正のフィードバック機構はサイリスタのトリガ
ープロセスを開始させるが、電流の大きさは結合パッド
Ａにおいて利用可能な範囲に限られる。図４においてｓ
ａで示された適切な過電流の電流路は図２には示されて
いない。
【００２０】図２に示されたサイリスタの第２のトリガ
ープロセスは、基体トランジスタｔｓのエミッタにおけ
る高い電圧上昇率ｄｕ／ｄｔによって開始されることが
できる。これは例えば結果として 100ボルト／ナノ秒程
度の電圧上昇率になるＥＳＤパルスによって発生させら
れる。放電パルスはほぼ10ナノ秒後に約１キロボルト乃
至10キロボルト程度の最大電圧に達する。関連した電流
は接続コンタクトにおいて効果的な手段を介して排出さ
れなかった場合、半導体チップにおいて局部的な破壊を
生じさせることは明らかである。このような高い上昇率
において、基体トランジスタｔｓはベースエミッタおよ
びベースコレクタキャパシタンスｃ1，ｃ2 の直列の組
合せに沿って非導電性寄生トランジスタｔａのベースを
引込み、このトランジスタを駆動して弱い導電状態にす
る。トランジスタは、サイリスタが完全にオンになるま
で上記された正のフィードバック機構によってもっと強
く導通させられる。このオン切替え機構は供給された電
源およびパワーオフ状態の両方で発生し、また回路の外
側の分離装置の場合に発生し、したがって接続コンタク
トを通して静電的な放電からの保護を行う。
【００２１】図３は結合パッドＡの領域における半導体
チップの一部分を概略的な平面図で示す。図１の断面で
示された半導体領域はほぼラインＦ−Ｆ´に沿って位置
している。左側にはｎチャンネル出力トランジスタｔ1
があり、ドレインコンタクトＤ1 が第１の相互接続ｆ1
によって第１の領域ｚ1 のコンタクトａ1 に接続されて
いる。結合パッドＡおよびコンタクトａ1 を具備した第
１の領域ｚ1 は全ての側面で結合パッドＡを越えて延在
する。
【００２２】第２の相互接続ｆ2 もまたコンタクトａ1
に接続され、これはｐチャンネル出力トランジスタｔ2
のドレインコンタクトＤ2 に到達する。トランジスタｔ
2は第２のｎ型タブ領域Ｗ2 中に配置され、それはｎ+
接触領域ｚｗ2 およびタブ領域コンタクトｗ2 を介して
第２の電源供給端子ＶＤＤに接続されている。
【００２３】結合パッドＡからのコンタクトａ1 の距離
を通って、また第１の領域ｚ1 によって低い値のｎ+ 抵
抗ｒｎ（図２および図４参照）が形成され、低抵抗の相
互接続ｆ1 ，ｆ2 から結合パッドＡを電気的に分離す
る。この第１の領域ｚ1 は同じｎ+ 導電型の環状の第２
の領域ｚ2 によって包囲され、２つの領域は狭い基体壁
ｓｔによって互いに分離されている。第２の領域ｚ2
は、ｐ型基体に接触を行うように機能する環状の付加的
なｐ+ 領域ｚｓによって包囲されている。環状領域ｚｓ
および隣接した第２の領域ｚ2 は接触させられ、第１の
電源供給端子ＶＳＳに接続される。図示の都合上、図３
において個々の領域に対する接触は１度だけ示されてい
る。複数のワイヤレベルから構成された低抵抗の相互接
続は接点を持つラインとして示されている。
【００２４】第１の領域ｚ1 および第２の領域ｚ2 によ
る包囲部上の結合パッドＡの中心位置はもちろん必須で
あるが、しかしこのようにして寄生トランジスタｔａに
加えて、付加的な保護を提供する大領域ダイオードが第
１の領域ｚ1 によって結合パッドＡの直下に形成される
ためそれらは非常に有効である。第１の電源供給端子Ｖ
ＳＳに接続された図１および図３のｎ+ 領域ｚ2'は類似
の目的を達成する。
【００２５】第２の半導体ゾーンＨ2 において、基体は
垂直ｐｎｐトランジスタとして設計された基体トランジ
スタｔｓを形成する領域を含む。ベースはｎ型の第４の
領域ｚ4 によって形成される第１のタブ領域Ｗ1 に対応
する。第１のタブ領域Ｗ1に対する接触は、第１のタブ
領域コンタクトｗ1 を介して第２の電源供給端子ＶＤＤ
に接続される接続される低抵抗のｎ+ 接触領域ｚｗ1 を
通して行われる。タブ領域はｐｎ接合によってｎ型材料
から分離されるｐ+ 型の第３の領域ｚ3 を含み、コンタ
クトａ2 および第３の相互接続ｆ3 を介して第２の相互
接続ｆ2 に接続される。第３の領域ｚ3 は長方形の抵抗
素子として図３に示されており、その第２の端子はコン
タクトａ3 によって形成される。このｐ+ 抵抗ｒｐ（図
２および図４参照）および第４の相互接続ｆ4 を介し
て、図３において単に概略的に示された入力回路Ｉは結
合パッドＡに接続される。純粋な出力段において、第４
の相互接続ｆ4 および関連した接続コンタクトａ3 は不
要である。
【００２６】図３において、第１の半導体ゾーンＨ1 に
よりトリガー可能な第２のタブ領域Ｗ2 は距離ｓ3 だけ
基体壁ｓｔから分離され、複数の基体コンタクトｓｋ
（示されていない）を介して第１の電源供給端子ＶＳＳ
に接続されたｐ+ 型の第５の領域ｚ5 が設けられる。第
１および第２の半導体ゾーンＨ1 ，Ｈ2 の間にも第５の
領域ｚ5 によって形成されたｐ+ 基体接触領域が存在す
る。しかしながら、第５の領域ｚ5 は第２のタブ領域Ｗ
2 の領域におけるものより著しく狭い。第１および第２
の半導体ゾーン、中間基体接触領域、および基体壁ｓｔ
の幅ｓ1 の間の距離ｓ2 を通して所望されたサイリスタ
のトリガー特性は限定された方法で適切な回路構造によ
って影響されることができる。
【００２７】図４は図１および図３に示されたものの詳
細な等化回路を示す。結合パッドＡに接続された第１の
領域ｚ1 は、第１および第２の相互接続ｆ1 ，ｆ2 が接
続されるｎ+ 抵抗ｒｎを形成する。さらに、第２の領域
ｚ2 および基体壁ｓｔと共に第１の領域ｚ1 は横方向の
ｎｐｎトランジスタすなわち寄生トランジスタｔａを形
成する。寄生トランジスタｔａは基体壁ｓｔに沿った第
１の領域ｚ1 において多数のコレクタとして図４に示さ
れている分布コレクタＫ1 を有している。これらのコレ
クタ中の３つは抵抗ｒｎの３つのタップ１，２，３に接
続される。
【００２８】タップ１はコンタクトａ1 の影響の範囲の
外側に位置している図３中のｚ1のエッジ領域である。
タップ３は、ほぼコンタクトａ1 に沿って位置している
ｚ1 のエッジ領域である。タップ２は、ほぼこれら２つ
のエッジ領域の間に存在する中間領域によって形成され
る。図３から第１の領域ｚ1 のエッジ部分の約２／３は
主コレクタとしてタップ１に属していることが認められ
る。それは結合パッドＡに到達するＥＳＤパルスまたは
過負荷電流に低抵抗の電流路ｓａを提供する。この電流
路ｓａの抵抗は寄生トランジスタｔａのエミッタ電流路
中に示されている基体抵抗の値ｒｓａによって本質的に
決定される。エミッタＥ1 は第２の領域ｚ2 によって形
成される。
【００２９】エミッタＥ1 によって注入された電流の一
部分は第２の領域ｚ2 ではなく、基体Ｓｂ中に流入す
る。これは破線によって示されたコレクタによって分布
コレクタＫ1 中に表わされている。基体電流の一部分は
第１の基体電流ｉ1 として第１の半導体ゾーンＨ1 中に
流入する。基体電流の望ましくない部分は第３の基体電
流としてｐチャンネル出力トランジスタｔ2 の領域中に
流入する。
【００３０】第２の半導体ゾーンＨ2 は垂直なｐｎｐト
ランジスタすなわち基体トランジスタｔｓを形成する。
基体トランジスタｔｓのエミッタＥ2 はｎ+ 抵抗ｒｎを
通して結合パッドＡに接続される。ベースＢ2 は第１の
タブ領域Ｗ1 によって形成されたタブ領域抵抗ｒｗ1 を
通して第２の電源供給端子ＶＤＤに接続される。コレク
タＫ2 は基体Ｓｂによって形成され、電流排出抵抗ｔａ
のベースＢ1 に部分的に流れる第２の基体電流ｉ1 を送
る。第１の基体電流ｉ1 の一部分は基体トランジスタｔ
ｓのベースＢ2 に流入するため、これら２つのトランジ
スタはサイリスタの方法で相互作用することができる。
しかしながら、これは結合パッドＡにおける電位がベー
ス−エミッタしきい値電圧だけベースＢ2 における電位
を越える場合に限って可能である。２つのトランジスタ
は２つの電源供給端子ＶＤＤ，ＶＳＳ間で短絡を発生さ
せることはできない。等価な抵抗ｒｓ1 およびｒｓ2 は
第１および第２の半導体ゾーンＨ1 ，Ｈ2 の間の基体接
触領域ｚｓに対応し、これは限定された方法で第１、第
２の基体電流ｉ1 ，ｉ2 をそれぞれ減少する。
【００３１】分布コレクタＫ1 は寄生基体ｐｎｐトラン
ジスタｔ2 ´のベースに望ましくない基体電流ｉ2 を供
給するが、結果的にはｐチャンネル出力トランジスタｔ
2により自動的に行われる。特有の危険性とはこの寄生
トランジスタｔ2 ´の二重エミッタの１つが第２の電源
供給端子ＶＤＤに直接接続されることである。このトラ
ンジスタｔ2 ´の付勢時にこのエミッタ接続は結果的に
ベースＢ1 に流入する非常に大きい基体電流ｉ4 を発生
し、これは第３の基体電流ｉ3 と共に基体電流が寄生サ
イリスタｔａ，ｔ2 ´の正のフィードバック回路を形成
する。寄生サイリスタは、サイリスタ電流が低いインピ
ーダンスの第２の電源供給端子ＶＤＤから供給される限
り結合パッドＡにおける電位と無関係にラッチする。し
かしながら、望ましくない基体電流ｉ3 ，ｉ4 は最も簡
単な場合では図３に示されている大領域基体接触であ
る、第１の半導体ゾーンＨ1 とトリガー可能なタブ領域
Ｗ2 との間の適切な収集装置ｚ5 によって最小に維持さ
れる。望ましくない基体電流ｉ3 およびｉ4 の電流排出
作用は基体抵抗ｒｓおよびｒｓ4 によって図４中にそれ
ぞれ表されている。
【００３２】良く知られているように、ｎチャンネル出
力トランジスタｔ1 は二重エミッタを備えた基体ｎｐｎ
トランジスタｔ1 ´の形態で寄生素子によって短絡され
る。ドレイン端子Ｄ1 に属するエミッタの１つは第１の
相互接続ｆ1 に接続され、ソース端子Ｓ1 に属する他方
のエミッタは第１の電源供給端子ＶＳＳに結合される。
寄生トランジスタｔａにより寄生トランジスタｔ1 ´は
サイリスタの方法で相互作用することができないが、し
かし寄生基体ｐｎｐトランジスタｔ2 ´ではそれが可能
である。この望ましくない結果は上記に示されているよ
うな通常の手段、例えば図３に示されているような結合
パッドＡの反対側での空間分離によって阻止される。
【００３３】ｎチャンネル出力トランジスタｔ1 のバル
ク接続Ｐ1 は第１の電源供給端子ＶＳＳに関連したバル
ク等価抵抗ｒｗ1 を有する寄生基体ｎｐｎトランジスタ
ｔ1´のベースとの接続を形成し、ｐチャンネル出力ト
ランジスタｔ2 のバルク接続Ｐ2 は第２の電源供給端子
ＶＤＤに関連したバルク等価抵抗ｒｗ2 を有する寄生基
体ｐｎｐトランジスタｔ2'のベースとの接続を形成す
る。
【図面の簡単な説明】
【図１】本発明の好ましい実施例の接続コンタクトの領
域においてＣＭＯＳ入力／出力段を備えた半導体チップ
の概略的な断面図。
【図２】接続コンタクトに接続された本発明によるサイ
リスタの等価回路の概略図。
【図３】図１の構造の概略的な平面図。
【図４】図１および図３に対する詳細な等価回路の概略
図。
フロントページの続き (56)参考文献 特開 昭61−190973（ＪＰ，Ａ) 特開 昭58−74081（ＪＰ，Ａ) 特開 昭59−61169（ＪＰ，Ａ) 特開 昭61−280649（ＪＰ，Ａ) 特開 昭63−318767（ＪＰ，Ａ) 実開 昭60−125749（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳ回路および入力／出力段を備
    え、ＣＭＯＳ回路の静電気保護のための放電手段を具備
    しているモノリシック集積回路の保護回路において、 入力／出力と接続される入力／出力段の接続コンタクト
    の領域においてｐ型の半導体基体中に形成されＣＭＯＳ
    回路を保護する少なくとも１つの４層装置を具備し、 前記４層装置は、規定されたスイッチングしきい値およ
    び接続コンタクトから電源供給端子までの低い抵抗の電
    流路を有し、 前記４層装置は、前記ｐ型の半導体基体中の第１および
    第２の半導体ゾーン内にそれぞれ形成された２つのトラ
    ンジスタ構造によって構成されており、その第１の半導
    体ゾーンには半導体表面に平行に延在する横方向トラン
    ジスタ構造が形成され、この横方向トランジスタ構造は
    ｐ型の半導体基体によって構成されたベース領域とこの
    ベース領域によって分離されたｎ型の第１および第２の
    領域とを含むｎｐｎトランジスタとして構成され、 半導体基体中の第２の半導体ゾーンには縦方向トランジ
    スタが形成され、この縦方向トランジスタは半導体基体
    中にウエル領域として形成されたｎ型の第３の領域と、
    この第３の領域内に形成されたｐ型の第４の領域を含
    み、ｐ型の半導体基体とｎ型の第３の領域とｐ型の第４
    の領域とにより縦方向ｐｎｐトランジスタとして構成さ
    れ、 保護回路はさらに、前記４層装置の一部分が保護すべき
    ＣＭＯＳトランジスタの部分を含んで別の４層構造を形
    成するとき前記４層装置の一部分と保護すべきＣＭＯＳ
    トランジスタとの間で基体中を流れる電流を阻止する手
    段を具備していることを特徴とする保護回路。
  2. 【請求項２】 前記第１の半導体ゾーンの第２の領域は
    第１の電源供給端子に接続され、 前記第１の半導体ゾーンの第１の領域は横方向に延在す
    る相互接続領域として構成され、 前記第２の半導体ゾーンの前記ｎ型の第３の領域内に配
    置された前記ｐ型の第４の領域は前記第１の領域の相互
    接続領域に接続され、 前記第１の半導体ゾーンの第１および第２の領域間の横
    方向の距離、第１および第２の半導体ゾーン間の距離、
    並びに各隣接した領域のエッジの長さは、絶縁破壊しき
    い値の到達後に第１および第２の半導体ゾーンのサイリ
    スタ状の相互作用によって制御される低い抵抗の放電手
    段が少なくとも１つの予め定められた導電値を有し、他
    方絶縁破壊しきい値が通常の動作条件下では到達されな
    いように選択されていることを特徴とする請求項１記載
    の保護回路。
  3. 【請求項３】 第１および第２の半導体ゾーン間の距離
    は第１の半導体ゾーンとｎ型の別のトリガー可能なウエ
    ル領域との間の距離より小さく、第１の半導体ゾーンと
    前記別のウエル領域との間の中間の領域には望ましくな
    い基体電流を排出するための収集装置を含み、この収集
    装置は第１または第２の電源供給端子に接続されている
    ことを特徴とする請求項２記載の保護回路。
  4. 【請求項４】 第２の領域はリング状に第１の領域を少
    なくとも部分的に包囲していることを特徴とする請求項
    ３記載の保護回路。
  5. 【請求項５】 接続コンタクトが信号入力として機能す
    るサブ回路は接続コンタクトから離れている第３の領域
    のコンタクトへ接続されていることを特徴とする請求項
    ４記載の保護回路。
  6. 【請求項６】 接続コンタクトの領域中の静電荷が抵抗
    を含む放電手段によって除去されることによって静電気
    放電パルスからＣＭＯＳトランジスタを含むモノリシッ
    ク集積回路を保護する方法において、 静電気放電パルスに対して、規定されたスイッチングし
    きい値を有する４層装置によって構成された低い抵抗の
    電流路が接続コンタクトから電源供給端子まで設けら
    れ、 前記４層装置は、ｐ型の半導体基体中の第１および第２
    の半導体ゾーン内にそれぞれ形成された２つのトランジ
    スタ構造によって構成されており、その第１の半導体ゾ
    ーンには半導体表面に平行に延在する横方向トランジス
    タ構造が形成され、この横方向トランジスタ構造はｐ型
    の半導体基体によって構成されたベース領域とこのベー
    ス領域によって分離されたｎ型の第１および第２の領域
    とを含むｎｐｎトランジスタとして構成され、 半導体基体中の第２の半導体ゾーンには縦方向トランジ
    スタが形成され、この縦方向トランジスタは半導体基体
    中にウエル領域として形成されたｎ型の第３の領域と、
    この第３の領域内に形成されたｐ型の第４の領域とを含
    み、ｐ型の半導体基体とｎ型の第３の領域とｐ型の第４
    の領域とにより縦方向ｐｎｐトランジスタとして構成さ
    れ、 ４層装置と別のトリガー可能なウエル領域との間の望ま
    しくない基体電流は、第１および第２の電源供給端子の
    少なくとも一方に電流を流す収集装置によって阻止され
    ることを特徴とする方法。
  7. 【請求項７】 第１の半導体ゾーンの第１の領域は半導
    体表面に平行に延在する低い抵抗の相互接続領域として
    形成され、接続コンタクトは第１の領域に接続されてい
    ることを特徴とする請求項６記載の方法。
  8. 【請求項８】 第１および第２の領域間の距離、第１お
    よび第２の半導体ゾーン間の距離、それらの各表面領域
    の面積、並びに各隣接した領域のエッジの長さによっ
    て、集合寄生電流の手段の導電性ならびに前記ｎｐｎト
    ランジスタおよび前記ｐｎｐトランジスタのラッチアッ
    プ用のスイッチングしきい値が設定されることを特徴と
    する請求項７記載の方法。
  9. 【請求項９】 前記横方向ｎｐｎトランジスタのラッチ
    アップは他のウエル領域に対する距離の大きさ、および
    前記距離によって定められた中間ゾーンにおける収集装
    置によって望ましくない基体電流を遮断することによっ
    て阻止されることを特徴とする請求項７記載の方法。
  10. 【請求項１０】 望ましくない基体電流は基体と同じｐ
    型の第５の領域によって形成され第１の電源供給端子に
    接続されている基体接触領域によって遮断され、この第
    ５の領域は前記ｎｐｎトランジスタとＣＭＯＳ回路のウ
    エル領域との間に配置されていることを特徴とする請求
    項９記載の方法。
  11. 【請求項１１】 前記第４の領域は接続コンタクトから
    離れた位置にあるコンタクトに接続された入力段のため
    の相互接続部を構成するように半導体基体表面に平行に
    延在することを特徴とする請求項７記載の方法。
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