JPS6035545A - リードレス型セラミツク・チツプ・キヤリア - Google Patents
リードレス型セラミツク・チツプ・キヤリアInfo
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- JPS6035545A JPS6035545A JP58166691A JP16669183A JPS6035545A JP S6035545 A JPS6035545 A JP S6035545A JP 58166691 A JP58166691 A JP 58166691A JP 16669183 A JP16669183 A JP 16669183A JP S6035545 A JPS6035545 A JP S6035545A
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- terminal
- terminals
- connection wiring
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- layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体チップを実装するケースに係シ、特に
、ＩＣ，ＬＳＩ等の多数個の接続配線用端子をもつ半導
体チップを実装するリードレス型セラミック・チップ・
キャリアに関する。
、ＩＣ，ＬＳＩ等の多数個の接続配線用端子をもつ半導
体チップを実装するリードレス型セラミック・チップ・
キャリアに関する。
従来のリードレス型セラミック・チップ・キャリアの代
表−例を第２図に示す。このリードレス型セラミック・
チップ・キャリアは、搭載する半導体チップの接続配線
用端子を増すと、それに従い前記チップ・キャリアの面
積及び体積は大らくなシ、セラミック・マザーボード、
あるいはプリント回路板へのコネクタを介した実装方法
において一前記チツブ・キャリアの実装個数の減少とい
う点から、実装密度の低下となる。又配線長が長くなる
ことから半導体素子の動作速度が遅くなるという欠膚が
ある。
表−例を第２図に示す。このリードレス型セラミック・
チップ・キャリアは、搭載する半導体チップの接続配線
用端子を増すと、それに従い前記チップ・キャリアの面
積及び体積は大らくなシ、セラミック・マザーボード、
あるいはプリント回路板へのコネクタを介した実装方法
において一前記チツブ・キャリアの実装個数の減少とい
う点から、実装密度の低下となる。又配線長が長くなる
ことから半導体素子の動作速度が遅くなるという欠膚が
ある。
本発明の目的は、半導体チップの接続配線用端子が増し
ても、セラミック・チップ・キャリアのセラミック・マ
ザーボードや、プリント回路板への搭載面積を、従来方
式はど増すことなく接続配線用端子数を増すことにある
。
ても、セラミック・チップ・キャリアのセラミック・マ
ザーボードや、プリント回路板への搭載面積を、従来方
式はど増すことなく接続配線用端子数を増すことにある
。
本発明・ｆ、ｔ ｄｉ １図のミニパックのフラットな
面へと、第２図のも亡来のり一ドレス型セラミック・チ
ップ・キャリアの２種の金椙端子をもつものへの半導体
チップの搭載・接続配線技術とを組み合せることによシ
、前記チップ・キャリアの、セラミック・マザーボード
又は、プリント回路板へのコネクタを介した実装方式に
おいて、実装面積を小とし、接続配線端子数を増すよう
にしたものである。
面へと、第２図のも亡来のり一ドレス型セラミック・チ
ップ・キャリアの２種の金椙端子をもつものへの半導体
チップの搭載・接続配線技術とを組み合せることによシ
、前記チップ・キャリアの、セラミック・マザーボード
又は、プリント回路板へのコネクタを介した実装方式に
おいて、実装面積を小とし、接続配線端子数を増すよう
にしたものである。
本発明の実施例を添伺図面を参照して説明する。
本発明の半導体チップとの接続配線端子は、第１図のミ
ニバンクの接続配線端子Ｗ２方式を利用した端子Ａｌｌ
と第２図の従来のリードレス型セラミック・チップ・キ
ャリアの接続配線端子Ｘ７方式を利用した端子ＢＩＯと
からなる。前名端子Ａｌｌは、従来のリードレス型セラ
ミック・チャブ・キャリアの半導体チップの搭載用端子
Ｃ８の一部を接続配線端子に利用したものである。さら
にその延長は、第２層１８と第３層１９の間を通り第３
層のスルーホール１４を介し、てチップ・キャリア裏面
の端子Ｙ１３に、接続される。又後者端子Ｂ１〔）は、
第１層１７と第２層１８との間を通シ、チップ・キャリ
アの側面より裏面端子Ｚ１２に接続される。
ニバンクの接続配線端子Ｗ２方式を利用した端子Ａｌｌ
と第２図の従来のリードレス型セラミック・チップ・キ
ャリアの接続配線端子Ｘ７方式を利用した端子ＢＩＯと
からなる。前名端子Ａｌｌは、従来のリードレス型セラ
ミック・チャブ・キャリアの半導体チップの搭載用端子
Ｃ８の一部を接続配線端子に利用したものである。さら
にその延長は、第２層１８と第３層１９の間を通り第３
層のスルーホール１４を介し、てチップ・キャリア裏面
の端子Ｙ１３に、接続される。又後者端子Ｂ１〔）は、
第１層１７と第２層１８との間を通シ、チップ・キャリ
アの側面より裏面端子Ｚ１２に接続される。
また、端子Ａ、Ｈの配列であるが、第３図（ｄ）のよう
に、互い違いにすることによシ、半導体チャブの接続配
線端子と、端子Ａ、Ｂとの配線を、結線同志の短絡、接
触することなく行える。
に、互い違いにすることによシ、半導体チャブの接続配
線端子と、端子Ａ、Ｂとの配線を、結線同志の短絡、接
触することなく行える。
本実施例の効果としては、従来方式リードレス型セラミ
ック・チップ・キャリアにくらべ、その半導体チップ接
続配線端子数（ｎ）が増すほどに、実装面積は１／２に
近くなる。正確には、＾（１記従来型チツプ・キャリア
と同面積であれば、実装可能な半導体チップの接続配線
端子数（Ｎｌは・次式の通りとなる。
ック・チップ・キャリアにくらべ、その半導体チップ接
続配線端子数（ｎ）が増すほどに、実装面積は１／２に
近くなる。正確には、＾（１記従来型チツプ・キャリア
と同面積であれば、実装可能な半導体チップの接続配線
端子数（Ｎｌは・次式の通りとなる。
Ｎ＝２ｎ−８（ケ）
第４図ｔよ、本発明の他の実施例を示すもので、第３図
と異なるのは、端子Ｚ１２及び端子Ｙ１３に、それぞれ
リードポスト２０．２１を設けたものである。
と異なるのは、端子Ｚ１２及び端子Ｙ１３に、それぞれ
リードポスト２０．２１を設けたものである。
この実施例での効果は、前記実施例の効果と同等である
。
。
〔発明の目的］
本発明によれば、従来サイズのセラミック・チップ・キ
ャリアであれは、次式の通り接続自己純厨Ｍ子数（Ｎｌ
を増すことができる。
ャリアであれは、次式の通り接続自己純厨Ｍ子数（Ｎｌ
を増すことができる。
Ｎ＝２ｍ−８ケ
ＩＴＩは従来サイズへの搭載可能な半導体チップの接続
配線端子数。
配線端子数。
第１図は、ミニバンクの説明図で（ａｌは外観図、（ｂ
ｌは矢印ＣＣ′方向からの断面図、第２図は、リー ド
レス型セラミック・チップ・キャリアの説明図で（ａｌ
は、外観図、（ｂ）は矢印ｄｄ’方向からの断面図、第
３図は、本発明の説明図で（ａ）は表面外匝図、（ｂ）
は裏面外観図、（Ｃ）は矢印１３方向からの断面図、（
ｄ）は矢印入方向楕円内の拡大図である、第４図は、本
発明の他の実施例の１ｉＪｉ面図である。 １０．１１・・・接続配線端子、１２．１３・・・チッ
プ・キャリア共面端子、１４・・・スルーホール、１５
゜１６・・・配線用ワイヤー。 みｊ１３（’ａ−ン Ｉ ≠２聞体） 乙
ｌは矢印ＣＣ′方向からの断面図、第２図は、リー ド
レス型セラミック・チップ・キャリアの説明図で（ａｌ
は、外観図、（ｂ）は矢印ｄｄ’方向からの断面図、第
３図は、本発明の説明図で（ａ）は表面外匝図、（ｂ）
は裏面外観図、（Ｃ）は矢印１３方向からの断面図、（
ｄ）は矢印入方向楕円内の拡大図である、第４図は、本
発明の他の実施例の１ｉＪｉ面図である。 １０．１１・・・接続配線端子、１２．１３・・・チッ
プ・キャリア共面端子、１４・・・スルーホール、１５
゜１６・・・配線用ワイヤー。 みｊ１３（’ａ−ン Ｉ ≠２聞体） 乙
Claims (1)
- １、半導体チップを実装するリードレス型セラミック・
チップ・キャリアにおいて、接続配線用端子を２段に、
そして互い違いに配列することを特徴とするリードレス
型セラミック・チップ・キャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166691A JPS6035545A (ja) | 1983-09-12 | 1983-09-12 | リードレス型セラミツク・チツプ・キヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166691A JPS6035545A (ja) | 1983-09-12 | 1983-09-12 | リードレス型セラミツク・チツプ・キヤリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035545A true JPS6035545A (ja) | 1985-02-23 |
Family
ID=15835949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166691A Pending JPS6035545A (ja) | 1983-09-12 | 1983-09-12 | リードレス型セラミツク・チツプ・キヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035545A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447052U (ja) * | 1987-09-16 | 1989-03-23 | ||
| JPH01502847A (ja) * | 1987-04-03 | 1989-09-28 | アー・ファウ・エル アー・ゲー | 分析器の選択送り出し装置 |
| US5032495A (en) * | 1988-09-02 | 1991-07-16 | Basf Aktiengesellschaft | Tetraazaporphyrins and optical recording medium |
| EP0689247A1 (en) * | 1994-06-24 | 1995-12-27 | International Business Machines Corporation | High input/output density MLC flat pack |
| WO2000071921A2 (en) * | 1999-04-29 | 2000-11-30 | Unicap Electronics Inc. Corp. | Burrless castellation via process and product for plastic chip carrier |
-
1983
- 1983-09-12 JP JP58166691A patent/JPS6035545A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01502847A (ja) * | 1987-04-03 | 1989-09-28 | アー・ファウ・エル アー・ゲー | 分析器の選択送り出し装置 |
| JPS6447052U (ja) * | 1987-09-16 | 1989-03-23 | ||
| US5032495A (en) * | 1988-09-02 | 1991-07-16 | Basf Aktiengesellschaft | Tetraazaporphyrins and optical recording medium |
| EP0689247A1 (en) * | 1994-06-24 | 1995-12-27 | International Business Machines Corporation | High input/output density MLC flat pack |
| WO2000071921A2 (en) * | 1999-04-29 | 2000-11-30 | Unicap Electronics Inc. Corp. | Burrless castellation via process and product for plastic chip carrier |
| WO2000071921A3 (en) * | 1999-04-29 | 2001-08-09 | Unicap Electronics Inc Corp | Burrless castellation via process and product for plastic chip carrier |
| US6675472B1 (en) | 1999-04-29 | 2004-01-13 | Unicap Electronics Industrial Corporation | Process and structure for manufacturing plastic chip carrier |
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