JPS62286264A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62286264A JPS62286264A JP61131319A JP13131986A JPS62286264A JP S62286264 A JPS62286264 A JP S62286264A JP 61131319 A JP61131319 A JP 61131319A JP 13131986 A JP13131986 A JP 13131986A JP S62286264 A JPS62286264 A JP S62286264A
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- JP
- Japan
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- package
- semiconductor integrated
- integrated circuits
- integrated circuit
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- Pending
Links
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- 238000004806 packaging method and process Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 2
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- 239000000969 carrier Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Combinations Of Printed Boards (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
よ 発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体集積回路パッケージ構造に関する。
従来、半導体集積回路パッケージは第２図に示す様な形
状、構造であり、半導体集積回路を１つのみ封入するか
、複数個封入されていても平面的に載せて相互を接続し
たものだった。
状、構造であり、半導体集積回路を１つのみ封入するか
、複数個封入されていても平面的に載せて相互を接続し
たものだった。
したがって、従来の第２図の様な半導体集積回路パッケ
ージでは、パッケージを基板に実装した場合に、実装密
度及び信頼度が高くならないという欠点がある。
ージでは、パッケージを基板に実装した場合に、実装密
度及び信頼度が高くならないという欠点がある。
本発明は、パッケージの表と裏に半導体集積回路を搭載
し、相互を多ノー配線で接続することにより前記欠点を
解消し、基板装着時の実装密度、信頼度を向上させる半
導体集積回路パッケージを提供するものである。
し、相互を多ノー配線で接続することにより前記欠点を
解消し、基板装着時の実装密度、信頼度を向上させる半
導体集積回路パッケージを提供するものである。
本発明の半導体集積回路パッケージは、１つのパッケー
ジの表と裏に半導体集積回路を複数搭載し、複数の半導
体集積回路同士を接続するだめにパッケージの内部ある
いはパッケージの表面に配線を有している。
ジの表と裏に半導体集積回路を複数搭載し、複数の半導
体集積回路同士を接続するだめにパッケージの内部ある
いはパッケージの表面に配線を有している。
第１図（ａ）に示す実施例では、パッケージ３の表と裏
に半導体集積回路１，２を搭載し、１層配線５と２層配
線６で相互を接続したものである。また第１図（ｂ）は
第１図（ａ）と配線が似ているが、配線５，６がパッケ
ージ表面で表と裏に搭載されている半導体集積回路を接
続している点が違う。
に半導体集積回路１，２を搭載し、１層配線５と２層配
線６で相互を接続したものである。また第１図（ｂ）は
第１図（ａ）と配線が似ているが、配線５，６がパッケ
ージ表面で表と裏に搭載されている半導体集積回路を接
続している点が違う。
第１図（ａ）、第１図（′ｂ）はマルチＣＰＵシステム
などを作る場合に有利である。すなわち、従来はＣＰＵ
１個を１つのパッケージに搭載して基板上にパッケージ
２個を半田付けし、基板上の導体パターンで接続してい
た。ここで、第１図（ａ）、第１図（ｂ）のパッケージ
を使い、ＣＰＵ２個を１つのパッケージの表と裏に搭載
し相互を接続し、基板上に半田付けすれば従来より実装
密度が向上すると同時に、部品点数が減少したことによ
り信頼度も向上する。更に第１図（ｅ）は、パッケージ
３の表と裏に各２個ずつ計４個半導体集積回路を搭載し
、パッケージ表面の配線５とパッケージ３の内部の配線
６により相互を接続したものである。第１図（ｅ）はメ
モリなどを搭載した場合に有利である。すなわち、従来
のメモリ１個を１つのパッケージに搭載してメモリボー
ドに多量に半田付けし、基板上の導体パターンでそれぞ
れを接続していた。
などを作る場合に有利である。すなわち、従来はＣＰＵ
１個を１つのパッケージに搭載して基板上にパッケージ
２個を半田付けし、基板上の導体パターンで接続してい
た。ここで、第１図（ａ）、第１図（ｂ）のパッケージ
を使い、ＣＰＵ２個を１つのパッケージの表と裏に搭載
し相互を接続し、基板上に半田付けすれば従来より実装
密度が向上すると同時に、部品点数が減少したことによ
り信頼度も向上する。更に第１図（ｅ）は、パッケージ
３の表と裏に各２個ずつ計４個半導体集積回路を搭載し
、パッケージ表面の配線５とパッケージ３の内部の配線
６により相互を接続したものである。第１図（ｅ）はメ
モリなどを搭載した場合に有利である。すなわち、従来
のメモリ１個を１つのパッケージに搭載してメモリボー
ドに多量に半田付けし、基板上の導体パターンでそれぞ
れを接続していた。
ここで第１図（ｅ）のパッケージを使い、メモリーを１
つのパッケージの表に２個、裏に２個の計４個を搭載し
て相互を接続し、基板上に半田付けすれば従来よりも実
装密度が向上する他、部品点数減少に伴い信頼度も向上
する。また、リード線の出し方は第１図（ａ）、第１図
（ｂ）、第１図（Ｃ）の実施例はフラットであるが、そ
の他に、リードレス・チップ・キャリヤ、デュアル・イ
ンライン・パッケージなどが考えられる。リードレス・
チップ・キャリヤを使用し本発明の様にパッケージの表
と裏に半導体ｊＪ積回路を搭載して相互を配線すれば更
に実装密度が向上することが予想される。
つのパッケージの表に２個、裏に２個の計４個を搭載し
て相互を接続し、基板上に半田付けすれば従来よりも実
装密度が向上する他、部品点数減少に伴い信頼度も向上
する。また、リード線の出し方は第１図（ａ）、第１図
（ｂ）、第１図（Ｃ）の実施例はフラットであるが、そ
の他に、リードレス・チップ・キャリヤ、デュアル・イ
ンライン・パッケージなどが考えられる。リードレス・
チップ・キャリヤを使用し本発明の様にパッケージの表
と裏に半導体ｊＪ積回路を搭載して相互を配線すれば更
に実装密度が向上することが予想される。
本発明の半導体集積回路パッケージは、第１図（ａ）、
第１図（ｂ）、第１図（ｅ）の櫟に、１つのパッケージ
の表と裏に複数の半導体集積回路を搭載した方が、第２
図の様に１つのパッケージの表にだけ半導体集積回路を
搭載した方よりも基板実装時の実装密度が高くなると同
時に、部品点数が減少して信頼度が向上するという効果
がある。
第１図（ｂ）、第１図（ｅ）の櫟に、１つのパッケージ
の表と裏に複数の半導体集積回路を搭載した方が、第２
図の様に１つのパッケージの表にだけ半導体集積回路を
搭載した方よりも基板実装時の実装密度が高くなると同
時に、部品点数が減少して信頼度が向上するという効果
がある。
第１図（ａ）、８ｇ１図（ｂ）および第１図（ｅ）は夫
々本発明の実施例であり、第２図は従来例である。 １．２・・・・・・半導体集積回路チップ、３・・・・
−・パッケージ、４・・・・−・リード足、５・・・・
・・パッケージ内部の７層目配へ、６・・・・・・パッ
ク−２２層目配似。
々本発明の実施例であり、第２図は従来例である。 １．２・・・・・・半導体集積回路チップ、３・・・・
−・パッケージ、４・・・・−・リード足、５・・・・
・・パッケージ内部の７層目配へ、６・・・・・・パッ
ク−２２層目配似。
Claims (1)
- パツケージの表と裏に半導体集積回路を複数搭載し、こ
れら複数の半導体集積回路同士をパッケージの内部又は
表面において配線した事を特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131319A JPS62286264A (ja) | 1986-06-05 | 1986-06-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131319A JPS62286264A (ja) | 1986-06-05 | 1986-06-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62286264A true JPS62286264A (ja) | 1987-12-12 |
Family
ID=15055170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131319A Pending JPS62286264A (ja) | 1986-06-05 | 1986-06-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62286264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9530945B2 (en) | 1998-02-06 | 2016-12-27 | Invensas Corporation | Integrated circuit device |
-
1986
- 1986-06-05 JP JP61131319A patent/JPS62286264A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9530945B2 (en) | 1998-02-06 | 2016-12-27 | Invensas Corporation | Integrated circuit device |
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