JPH04179261A - 混成集積回路の実装方法 - Google Patents
混成集積回路の実装方法Info
- Publication number
- JPH04179261A JPH04179261A JP30607990A JP30607990A JPH04179261A JP H04179261 A JPH04179261 A JP H04179261A JP 30607990 A JP30607990 A JP 30607990A JP 30607990 A JP30607990 A JP 30607990A JP H04179261 A JPH04179261 A JP H04179261A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- recess
- chips
- semiconductor chips
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000000853 adhesive Substances 0.000 abstract description 4
- 230000001070 adhesive effect Effects 0.000 abstract description 4
- 239000002131 composite material Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
混成集積回路、特にメモリーカードに有用な実装方法に
関し、 ＴＡＢ実装の薄形化、および高密度化を目的とし、 基板に複数の半導体チップを併せて収容できる凹部を設
け、ＴＡＢテープに接続された相互に隣接する複数の半
導体チップを、そのままこの凹部に実装するように構成
する。
関し、 ＴＡＢ実装の薄形化、および高密度化を目的とし、 基板に複数の半導体チップを併せて収容できる凹部を設
け、ＴＡＢテープに接続された相互に隣接する複数の半
導体チップを、そのままこの凹部に実装するように構成
する。
本発明はエレクトロニクス機器、特にメモリーカードに
有用な実装方法に関する。メモリーカードは小型化、薄
形化が望まれている。
有用な実装方法に関する。メモリーカードは小型化、薄
形化が望まれている。
従来の半導体チップの実装方法としては、第４図に示す
ワイヤボンディングの他に、第３図に示すテープオート
メイティドボンディング（ＴＡＢ）が行われている。い
ずれも実装密度は同等であるが、薄形化はＴＡＢ実装方
法が有利であるので、次に第３図を参照して説明する。
ワイヤボンディングの他に、第３図に示すテープオート
メイティドボンディング（ＴＡＢ）が行われている。い
ずれも実装密度は同等であるが、薄形化はＴＡＢ実装方
法が有利であるので、次に第３図を参照して説明する。
基板１上に半導体チップ２を接着剤６で接続し、基板１
上の配線パターン３に、ＴＡＢテープのリード４を接続
し、半導体チップ２の上面は保護樹脂７で被覆する。半
導体チップ２は基板１の上面に突出するので、その分だ
け高さが増加する。また隣接する半導体チップ２．２′
はそれぞれり−ド４を基板１上の配線パターン３に接続
するので、隣接する半導体チップ２．２′の中間の配線
パタ−ン３の長さが高密度化を妨げる。
上の配線パターン３に、ＴＡＢテープのリード４を接続
し、半導体チップ２の上面は保護樹脂７で被覆する。半
導体チップ２は基板１の上面に突出するので、その分だ
け高さが増加する。また隣接する半導体チップ２．２′
はそれぞれり−ド４を基板１上の配線パターン３に接続
するので、隣接する半導体チップ２．２′の中間の配線
パタ−ン３の長さが高密度化を妨げる。
本発明は、ＴＡＢ実装方法を改良して、高密度化および
薄形化を達成することを目的とする。
薄形化を達成することを目的とする。
上記課題は、基板に複数の半導体チップを併せて収容で
きる凹部を設け、ＴＡＢテープに接続された相互に隣接
する複数の半導体チップを、そのままこの凹部に実装す
ることを特徴とする、混成集積回路の実装方法によって
達成することができる。
きる凹部を設け、ＴＡＢテープに接続された相互に隣接
する複数の半導体チップを、そのままこの凹部に実装す
ることを特徴とする、混成集積回路の実装方法によって
達成することができる。
ＴＡＢテープに接続された相互に隣接する複数の半導体
チップを基板の凹部にそのまま実装するので、実装密度
を向上するとともに、半導体チップが基板面上に突出し
ないので、薄形化することができる。
チップを基板の凹部にそのまま実装するので、実装密度
を向上するとともに、半導体チップが基板面上に突出し
ないので、薄形化することができる。
第１図は、本発明の複合ＴＡＢ接続された半導体チップ
の断面図である。基板１に、隣接する複数の半導体チッ
プ２．２′を収容できる凹部を設け、凹部の底に半導体
チップを接着剤６によって接続するので、基板１上に突
出しない。ＴＡＢテープのリード４は、基板１上の配線
パターン３に接続し、第２図の平面図で示すように、リ
ード４はサスペンダ５によって固定されており、隣接す
る半導体チップはＴＡＢテープのリード４に接続された
まま凹部の底に実装するので、薄形化とともに実装密度
を高めることができる。
の断面図である。基板１に、隣接する複数の半導体チッ
プ２．２′を収容できる凹部を設け、凹部の底に半導体
チップを接着剤６によって接続するので、基板１上に突
出しない。ＴＡＢテープのリード４は、基板１上の配線
パターン３に接続し、第２図の平面図で示すように、リ
ード４はサスペンダ５によって固定されており、隣接す
る半導体チップはＴＡＢテープのリード４に接続された
まま凹部の底に実装するので、薄形化とともに実装密度
を高めることができる。
本発明によれば、従来の方法に比べて、実装密度を約２
倍に向上させるとともに、厚みを約２分の１とすること
ができるので、特にメモリーカードの実装に有利であり
、また配線のクロス部分がなくなるので、動作速度の遅
延がなくなる。
倍に向上させるとともに、厚みを約２分の１とすること
ができるので、特にメモリーカードの実装に有利であり
、また配線のクロス部分がなくなるので、動作速度の遅
延がなくなる。
第１図は本発明の複合ＴＡＢ方法によって接続された半
導体チップの断面図であり、 第２図は第１図の半導体チップの平面図であり、第３図
は従来のＴＡＢ方法によって個別に接続された半導体チ
ップの断面図であり、 第４図は従来のワイヤボンディング法によって接続され
た半導体チップの断面図である。 １・・・基板、 ２，２′・・・半導体チッ
プ、３・・・配線パターン、 ４・・・リード、５・
・・サスペンダ、 ６・・・接着剤、７・・・被覆樹
脂、 ８・・・メタルバンプ。 本発明の複合ＴＡＢ接続断面図 第１ｚ １２２′ 本発明の複合ＴＡＢ接続平面図 第２＠
導体チップの断面図であり、 第２図は第１図の半導体チップの平面図であり、第３図
は従来のＴＡＢ方法によって個別に接続された半導体チ
ップの断面図であり、 第４図は従来のワイヤボンディング法によって接続され
た半導体チップの断面図である。 １・・・基板、 ２，２′・・・半導体チッ
プ、３・・・配線パターン、 ４・・・リード、５・
・・サスペンダ、 ６・・・接着剤、７・・・被覆樹
脂、 ８・・・メタルバンプ。 本発明の複合ＴＡＢ接続断面図 第１ｚ １２２′ 本発明の複合ＴＡＢ接続平面図 第２＠
Claims (1)
- １．基板に複数の半導体チップを併せて収容できる凹部
を設け、テープオートメイティドボンディングテープに
接続された相互に隣接する複数の半導体チップを、その
ままこの凹部に実装することを特徴とする、混成集積回
路の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30607990A JPH04179261A (ja) | 1990-11-14 | 1990-11-14 | 混成集積回路の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30607990A JPH04179261A (ja) | 1990-11-14 | 1990-11-14 | 混成集積回路の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179261A true JPH04179261A (ja) | 1992-06-25 |
Family
ID=17952788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30607990A Pending JPH04179261A (ja) | 1990-11-14 | 1990-11-14 | 混成集積回路の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442232A (en) * | 1992-12-28 | 1995-08-15 | Kabushiki Kaisha Toshiba | Thin semiconductor package having many pins and likely to dissipate heat |
| KR100295927B1 (ko) * | 1997-04-09 | 2001-08-07 | 포만 제프리 엘 | 칩패키지구조 |
| CN110278667A (zh) * | 2019-06-26 | 2019-09-24 | 中国电子科技集团公司第三十八研究所 | 一种微波介质板和载体一体化焊接方法 |
-
1990
- 1990-11-14 JP JP30607990A patent/JPH04179261A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442232A (en) * | 1992-12-28 | 1995-08-15 | Kabushiki Kaisha Toshiba | Thin semiconductor package having many pins and likely to dissipate heat |
| US5652184A (en) * | 1992-12-28 | 1997-07-29 | Kabushiki Kaisha Toshiba | Method of manufacturing a thin semiconductor package having many pins and likely to dissipate heat |
| KR100295927B1 (ko) * | 1997-04-09 | 2001-08-07 | 포만 제프리 엘 | 칩패키지구조 |
| CN110278667A (zh) * | 2019-06-26 | 2019-09-24 | 中国电子科技集团公司第三十八研究所 | 一种微波介质板和载体一体化焊接方法 |
| CN110278667B (zh) * | 2019-06-26 | 2021-06-29 | 中国电子科技集团公司第三十八研究所 | 一种微波介质板和载体一体化焊接方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6359340B1 (en) | Multichip module having a stacked chip arrangement | |
| US6501183B2 (en) | Semiconductor device and a method of manufacturing the same and an electronic device | |
| JPH0831560B2 (ja) | 回路パツケージ・アセンブリ | |
| US6340839B1 (en) | Hybrid integrated circuit | |
| US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
| JP2001156251A (ja) | 半導体装置 | |
| US7307352B2 (en) | Semiconductor package having changed substrate design using special wire bonding | |
| US5559305A (en) | Semiconductor package having adjacently arranged semiconductor chips | |
| JP3497775B2 (ja) | 半導体装置 | |
| JPH04179261A (ja) | 混成集積回路の実装方法 | |
| KR100426608B1 (ko) | 활성면에 점퍼링 수단이 형성된 센터패드형 집적회로 칩과그 제조 방법 및 그를 이용한 멀티 칩 패키지 | |
| JPS58219757A (ja) | 半導体装置 | |
| JP3203200B2 (ja) | 半導体装置 | |
| JPS6384128A (ja) | 混成集積回路装置 | |
| JP2840166B2 (ja) | 半導体装置 | |
| JPS589585B2 (ja) | デンシブヒンヨウリ−ドフレ−ム | |
| JP2001118954A (ja) | 半導体装置 | |
| JPS62226636A (ja) | プラスチツクチツプキヤリア | |
| JPH0719165Y2 (ja) | マルチチップ構造 | |
| JP2913858B2 (ja) | 混成集積回路 | |
| JP2822446B2 (ja) | 混成集積回路装置 | |
| JPH04162656A (ja) | 半導体集積回路装置およびその実装構造 | |
| JPH11297738A (ja) | 半導体チップの基板実装構造 | |
| KR950002210B1 (ko) | 반도체 칩 실장 방법 | |
| JPS63141329A (ja) | Ｉｃパツケ−ジ |