JPS6292456A - 集積回路装置 - Google Patents

集積回路装置

Info

Publication number
JPS6292456A
JPS6292456A JP60233907A JP23390785A JPS6292456A JP S6292456 A JPS6292456 A JP S6292456A JP 60233907 A JP60233907 A JP 60233907A JP 23390785 A JP23390785 A JP 23390785A JP S6292456 A JPS6292456 A JP S6292456A
Authority
JP
Japan
Prior art keywords
integrated circuit
leads
package
circuit device
view
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60233907A
Other languages
English (en)
Inventor
Atsushi Ozaki
尾崎　敦司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60233907A priority Critical patent/JPS6292456A/ja
Publication of JPS6292456A publication Critical patent/JPS6292456A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
    • H05K3/308—Adaptations of leads

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路を収納する集積回路装置に関するも
のである。
〔従来の技術〕
第４図は従来の半導体集積回路装置を収納し念集積回路
パンケージの外観を示す図である。第５図は第４図の従
来のパッケージの断面図を示す。
図において、集積回路パッケージ（１１内部には半導体
集積回路装置（２〕がダイパッド（３）上にダイボンデ
ィングされており、さらに外部リード（４）との電気的
接触を得るため、半導体集積回路装置（２）上の電極と
外部リード（４）間で金属細線（６１によりワイヤボン
ディングされている。パッケージ内部の半導体集積回路
装置（２）め入出力は、外部リード（４１を通じて行な
われる。
次に集積回路パッケージの実装方法について説明する。
ある所望の電気電子回路を集積回路パッケージで構成す
るのＫ、基板上にプリントにより、回路配線を行なった
プリント基板等が用いられる。
このプリント基板（図示しない）上にスルーホールをあ
け、この穴に第１図の集積回路パッケージの外部リード
（４１を差し込み、Ｖｉんだ等でプリント基板上にプリ
ントされた金属配線と、外部リード（４１との電ケ的接
触を行なうことで、第４図の集積回路パッケージと他の
市り、電子部品間で電気信号の入出力が行なえるように
なるものである。
〔発明が解決しようとする問題点〕
従来の半導体装置を収納した集積回路パッケージは以上
のようＫｌ成さねているので、プリント基板に実装する
ため、プリント基板の配線部と集積回路パッケージの外
部リードとのけんだ付けの際、互いに隣接する二つの外
部リードがはんだにより短絡することがあり、正常な１
１作を行なわないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、集積回路パッケージをプリント基板等に実装
する際に互いに隣接する二つの外部リードが短絡しに（
い集積回路装置を提供することを目的としている。
〔問題点を解決する之めの手段〕
この発明は集積回路パッケージの互いに隣接する二つの
外部リードの屈曲位置を互いに異なるようにしたもので
ある。
〔作用〕
この発明により集積回路装置をプリント基板等にはんだ
付けにより実装する際にパッケージの隣接する外部リー
ドの短絡をおこしにぐくする。
〔発明の実権例〕
以下、この発明の一実施例を図を参照して説明する。第
１図（ａｌ　（ｂ）　（ｏ）はそねぞれこの発明の一実
施例による集積回路パッケージを示す平面図、正面図、
側面図である。第１図において＠４図の対応する部分と
同一または相当部分を同一符号で示す。
第”１図の外部リード（４１はこの発明の特徴として隣
接するリードのくの字形に曲げる、パッケージからの距
離が異なり、この結果プリント基板等へはんだ付けによ
り実装する際、プリント基板のスルーホールの間隔を大
きくとねる。その結果、隣接する外部リード（４１間で
短絡が起こりに〈（なる。
今、第４図の従来構造の集積回路パッケージの隣接する
外部リード１４１の間隔（６）をＸ、この発明の一実施
例であるｖ；１図の隣接する外部リード（４）の間隔（
７１をＹ、また隣接する外部リード（４）のくの字形に
曲げる位置のパッケージからの距離の差（８）を２′　
とする。以上のことを示したのが第２図集積回路パッケ
ージでの拡大平面図（ａ）、拡大正面図（ｂ）、拡大側
面図（ｏｌである。第２図においてビタゴラスの定理よ
り ”ｆ　−ＮＸ２　＋　２２ となり、２＞０より、必らず Ｙ）Ｘ と斥る。よって、この発明の一実施例である第１図のよ
うな集積回路パッケージをプリント基板等に実装した場
合、プリント基板のスルーホールの距離を従来より大き
くとれ、隣接する外部リード間の短絡は起こりに〈（な
ることがわかる。
なお、上記実権例では集積・回路パッケージ内部に一つ
の半導体集積回路装置が収納されている場合を示したが
、実質上の実装密度を上げるため、この発明の４１１１
の実権例になる＠３図に示し念ようにダイパラＦ（３１
の上げかりでなく下に半導体集積回路“Ｖ　１ｌｉｌ　
＋２１を設けた場合、その結果、外部リード（４１゛の
敢が従来より倍に々つ念としても隣接する外部リード（
４１を（の字形に曲げる位置のパッケージｉ１１からの
距離を変えるという上Ｐ発明により、パッケージｆｌｉ
の大きさをそれほど大き（すること々（、プリント基板
等に実装する際のスルーホール間のＦＭを大きくとれ、
外部リード（４）間のけんだＫよる短絡を起こしに〈〈
できる。
〔発明の効果〕
以上のようにこの発明によれば、集積回路を収゛納した
集積回路装置の外部リードの形状を隣接する二つのリー
ド間で互いに異ならせることによりプリント基板等に実
装する際のけんだによるリード間の短絡を起こしに〈〈
できるという効果がある。
【図面の簡単な説明】 第１図（ａ）　（ｂ）　（ｏ）はそれぞれこの発明の一
実施例による集積回路パッケージの平面図、正面図、側
面図、４ｆＪ２図（ａ）（ｂ）（Ｑ）けそねそれこの発
明の効果を示すための＠１図の拡大平面図、正面図、側
面図、第３図はこの発明の他の実権例になる集積回路パ
ッケージの断面図、＠４図（ａｌ　（ｂ）（ａ）はそれ
ぞれ従来の集積回路パッケージの平面図、正面図、側面
図、第５図は従来の集積回路パッケージの断面図。 ＋１１は集積回路パッケージ、（４１は外部リード。 なお、°図中、同一符号・け同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 集積回路を収納し、この集積回路と接続される複数の外
    部リードを有するパッケージを備えたものにおいて、隣
    接する外部リードの屈曲位置が互いに異なることを特徴
    とする集積回路装置。
JP60233907A 1985-10-18 1985-10-18 集積回路装置 Pending JPS6292456A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60233907A JPS6292456A (ja) 1985-10-18 1985-10-18 集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60233907A JPS6292456A (ja) 1985-10-18 1985-10-18 集積回路装置

Publications (1)

Publication Number Publication Date
JPS6292456A true JPS6292456A (ja) 1987-04-27

Family

ID=16962453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60233907A Pending JPS6292456A (ja) 1985-10-18 1985-10-18 集積回路装置

Country Status (1)

Country Link
JP (1) JPS6292456A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
US5545922A (en) * 1994-06-28 1996-08-13 Intel Corporation Dual sided integrated circuit chip package with offset wire bonds and support block cavities

Similar Documents

Publication Publication Date Title
JP3311914B2 (ja) チップ型発光ダイオード
JP2852178B2 (ja) フィルムキャリアテープ
JPH0730059A (ja) マルチチップモジュール
JPS6292456A (ja) 集積回路装置
JPS58219757A (ja) 半導体装置
JP2798108B2 (ja) 混成集積回路装置
JPH02301182A (ja) 薄型実装構造の回路基板
JPH05114671A (ja) 半導体装置
JPH04147660A (ja) 電子部品
JP2822446B2 (ja) 混成集積回路装置
JPS60200559A (ja) メモリモジュール
JPS63258048A (ja) 半導体装置
JPH03261153A (ja) 半導体装置用パッケージ
JP3107648B2 (ja) 半導体装置
JPH0214558A (ja) 半導体集積回路装置
JP2753713B2 (ja) リードフレーム集合シート
JP2783075B2 (ja) 集積回路パッケージ組立体
JPH0222886A (ja) 混成集積回路
KR20020091975A (ko) 적층된 초박형 패키지
JPH03265148A (ja) 半導体装置及びその製造方法
JPH02138766A (ja) 電子部品のパツケージ構造
JPS6038291Y2 (ja) チツプ搭載用のプリント配線板
JP2806816B2 (ja) ボンディング装置およびこれを用いたボンディング方法
JPH03296236A (ja) 半導体装置
JPH05259214A (ja) 半導体装置