JPH04171847A - 混成集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路装置に係わり、特に高集積化が可
能な混成集積回路装置に関する。

〔従来の技術〕

混成集積回路装置（ハイブリッドＩＣ）は、基本的には
、配線基板に能動素子や受動素子等の電子部品を搭載す
るとともに、前記電子部品の電極と配線層とをワイヤで
電気的に接続し、かつ前記配線基板にリードを接続し、
前記リードの外端を除く全体をパッケージで封止するこ
とによって製造される。

一方、−１％ｉのＩＣの組立では、リードフレームが使
用され、リードフレームのランド（タブ）へのチンプポ
ンディング、チップの電極とリード内端間のワイヤポン
ディング、レジンモールドによるパンケージング、不要
リードフレーム部分の除去、リード成形等の各作業が連
続的に行われている。この組立技術は生産性が高くかつ
組立の信軌度も高い。

そこで、混成集積回路装置においても、リードフレーム
を使用する技術が開発されている。たとえば、特開昭６
１−１０２６３号公報には、リードフレームを使用した
構造のハイブリッドＩＣについて開示されている。この
ハイブリッドＩＣは、リードフレームのランド上に多層
配線基板が固定された構造となっている。多層配線基板
の最上層の配線基板の主面には、回路素子パターンが設
けられている。回路素子パターンの一部としては、中央
部に設けられるペレットエリア、このペレットエリアの
近傍に配された多数のポンディングパッド、前記配線基
板の周辺部上に配された多数のポンディングパッドがあ
る。半導体ベレットは耐記ベレットエリアに固定される
。また、前記半導体ペレットの電極とペレットエリア近
傍のポンディングパッドはワイヤで接続される。また、
配線基板の周辺のポンディングパッドとランドの周囲に
内端が臨むリードとは、ワイヤで電気的に接続される。

この文献による他の構造例としては、配線基板に矩形の
貫通孔を設けてランドの表面を露出させ、直接このラン
ドにパワー系半導体ペレットを固定させたものも開示さ
れている。

［発明が解決しようとするＩＩ！］ 混成集積回路装置は、多機能、高集積化の要請で一層高
密度化の傾向にあり、配！９基板に搭載される部品（ｉ
ｔ子部品）も多数となって来ている。

また、ＩＣ，ＬＳＩ　　（大規模集積回路）等を構成す
る半導体チップも、多機能、高集積化からチップサイズ
が大形化している。たとえば、−辺が２０数ｍｍとなる
配線基板に一辺が十数ｍｍとなる半導体チップが搭載さ
れる。このため、配ｗＡ基板に対する半導体チップの占
める面積割合が大きくなり、配線基板が限定されたサイ
ズの場合には、配線方法や配線本数が限定される問題が
ある。

そこで、本発明者は混成集積回路装置の高集積化につい
て検討した結果、従来においては、半導体チンブが搭載
される配線基板領域には、配線やスルーホール部が設け
られていない、これは半導体チップと配線との電気的リ
ークが考えられるためであると推定される。そして、こ
の半導体チップが搭載される配線基板領域は、使用に供
されない領域（デッドスペース）となっている。また、
このデッドスペースは半導体チップの数が多い程広くな
り高性能品程大きい。

本発明の目的は配線基板の使用効率の増大を図ることに
ある。

本発明の他の目的は混成集積回路装置の高密度化を達成
することにある。

本発明の他の目的は混成集積回路装置の小型化を達成す
ることにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するだめの手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明の混成集積回路装置は、リードフレー
ムを利用した組立構造であるとともに、配線基板の半導
体チップ搭載領域に、配線やスルーホール部を設けてな
るものである。

また、半導体チップの各電極にワイヤを介して接続され
る配線は、前記半導体チップが搭載される配線基板のチ
ップ搭載領域に延在しかつこのチンブ搭ｌＩｌ！領域に
設けられたスルーホール部に接続されている。なお、前
記配線やスルーホール部は絶縁性レジストによる絶縁体
で被われ、半導体チップと前記配線やスルーホール部と
の絶縁化が図られている。

〔作用〕

上記した手段によれば、本発明の混成集積回路装置は、
配線基板のチップ搭載領域を配線有効領域として使用す
ることができるので、配線を形成するための領域が広く
なり、その分配線基板の小型化が図れるため、混成集積
回路装置の小型化が図れる。

また、本発明によれば、チップ搭１！　領域の有効利用
により、配線基板には空領域ができるため、さらに多数
の電子部品の搭載も可能となり、混成集積回路装置の多
機能化、高集積化が達成できる。

本発明において、半導体チップの電極にワイヤを介して
接続される配線を、前記チップ搭載領域に延在させ、か
つこのチップ搭１８６ｉ域に設けたスルーホール部に接
続する構造となっていることから、半導体チップの周囲
にスルーホール部を設ける従来の構造に比較して、スル
ーホール部形成に必要な面積分あるいは長さ分配線パタ
ーン領域を縮小できる。したがって、本発明によれば、
配線基板の小型化による混成集積回路袋！の小型化、配
線形成領域増大による電子部品のさらなる搭載による高
集積度、高機能化、配線形成領域増大による配線パター
ン設計の自由度向上がそれぞれ図れることになる。

〔実施例］ 以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例による混成集積回路装置の要
部を示す斜視図、第２図は同じく混成集積回路装置の断
面図、第３図は同しく配線基板主面に搭載される電子部
品の配置概要を示す平面図、第４図は同じく半導体チッ
プの搭載状態を示す一部の拡大断面図、第５図は同しく
混成集積回路装置の組立に使用されるリードフレームの
平面図である。

この実施例の混成集積回路装置は、第２図に示されるよ
うに、外観的には略矩形体レジンからなるパッケージ１
と、このパッケージ１の周面から突出する複数のり一部
２とからなっている。前記パッケージ１内にはリードフ
レームの支持体（タブ）３が配設されているとともに、
このタブ３上には多層構造のプリント板からなる配線基
板４が接合材５を介して固定されている。前記配線基板
４の主面には、第３図に示されるように、ＶＬＳ１６、
ＬＳＩ７．ＩＣ８，チップ抵抗９．チップコンデンサ１
０等が搭載されている。配線基板４は第４図に示される
ように、下層の配線板２０゜中層の配線板２１．上層の
配線板２２と３枚の配線板の積層によって形成されてい
る。そして、各層間および上層の配線板５ならびに下層
の配線板２０の表面には、導体層によって配線１７等が
形成されている。また、この配線基板４の所定部にはス
ルーホール（貫通孔）が設けられるとともに、−このス
ルーホールにはメツキによって導体層が被着されて導電
性のスルーホール部１６が形成されている。このスルー
ホール部１６は、配線基板４の主面（表面）と裏面の配
線１７等および／または各層間の配線１７等を電気的に
接続する。なお、配線基板４は、第１図および第２図で
は三層に分けず、単一の層として表記しである。

一方、一部しか示してないが、前記上層の配線板２２の
表面には回路パターン１１が形成されている０回路パタ
ーン１１は、上層の配線板２２の周辺部に設けられるワ
イヤ接続用のワイヤポンディングパッド１２と、ＶＬＳ
Ｉ６．ＬＳＩ７．ＩＣ８等の能動素子の周囲に設けられ
るワイヤ接続用のワイヤポンディングパッド１３と、チ
ップ抵抗用バンド部１４と、チップコンデンサ用パッド
部１５と、配線基板４を貫通して設けたスルーホールに
導電材を充填してなるスルーホール部１６と、以上の各
部を接続する配線１７等とで構成されている。前記各部
品の寸法関係について、−例を上げるならば、配線基板
４は厚さ０．６ｍｍで一辺の長さが２５ｍｍの正方形板
、ＶＬＳ　Ｉ　６は縦８ｍｍ、横７ｍｍ、ＬＳＩ７は縦
１２ｍｍ、横４ｍｍ、ＩＣ８は３ｍｍ口となっている。

また、チップ抵抗９やチップコンデンサ１０は縦横がそ
れぞれ０．５ｍｍ〜１ｍｍ程度のものである。また、回
路パターン１１は、３５μｍ厚さの銅箔をエツチングに
より形成したものであり、前記配線１７は線幅が１００
μｍ、最小配線間隔は線幅と同じ１００μｍとなってい
る。また、前記ワイヤポンディングパッド１２．１３は
２００μｍ口となり、表面はワイヤボンディングのため
に金メ・ツキが施されている。スルーホール部１６は内
径がＱ、　　２ｍｍ、外径がＱ、５ｍｍとなっている。

そして、前記ワイヤポンディングパッド１２．１３を除
く回路パターン１１部分は、第４図に示されるように、
ホトレジストによる絶縁膜１Ｂで被われている。また、
前記配線基板４の裏面も絶縁膜１９で被われている。前
記絶縁＋１１８は、配線１７やスルーホール部１６と半
導体チップ２４とを電気的に絶縁する必要から、０．１
ｍｍと厚い保護膜となっている。

このような配線基板４にあっては、主面の所定部にＶＬ
ｓＩ６．ＬＳＩ７．ＩＣ８等の能動部品やチップ抵抗９
．チップコンデンサ１０等の受動部品が搭載される。ま
た、この実施例における能動部品はいずれもベアーチッ
プとなっている。そして、これらベアーチップ（半導体
チップ）２４は、配線基板４のチップ搭載領域２６に絶
縁性の接合体２７を介して固定されている。また、半導
体チン１２４０図示しない電極は、ワイヤ２５によって
配線基板４のワイヤボンディングバンド１３に電気的に
接続されている。

他方、前記配線基板４の周囲にはワイヤボンディングバ
ンド１２が設けられているが、これらのワイヤボンディ
ングバンド１２は導電性のワイヤ２８を介して前記リー
ド２の内端と電気的に接続されている。

また、これが本発明の特徴の一つであるが、前記ＶＬＳ
ｒ６．ＬＳＩ７．ＩＣ８等の半導体チンプ２４（電子部
品）を搭載する配線基板領域、すなわち、チップ搭載領
域２６には、第１図乃至第４図に示されるように、配線
１７および配線１７の一部を構成するスルーホール部１
６が設けられている。チップ搭載領域２６の周囲にはワ
イヤポンディングパッド１３が並んで配設されているが
、その一部の配線１７は前記チップ搭ｌ！領域２６に延
在しかつスルーホール部１６に繋がっている。

このように、従来利用されずかつ面積的に数ｍｍ単位の
辺を有する面積の広いチップ搭載領域２６に、配置ｓ１
７やスルーホール部１６を設けることによって配線でき
る領域が増大し、配線設計の自由度が高くなる。また、
チップ搭１＆領域２６を配線に使用することによって、
電子部品を搭載しない配線基板領域における配線未使用
域（空領域）が広くなり、この配線未使用域に新たに電
子部品の搭載や配線の形成が可能となって、混成集積回
路装置のさらなる多機能化、高集積化が可能となる。ま
た、前記配線未使用域を使用しない場合には、その分配
線基板４を小さくすることができ、混成集積回路装置の
小型化が可能となる。

特に、スルーホール部１６を前記チップ搭載領域２６に
多く設けることによって、前記配線基板４の配線未使用
域は広くなる。すなわち、前記スルーホール部１６は、
その外径が最小でも０．５ｍｍと配線１７の線幅０．１
ｍｍに対して５倍も大きいため、スルーホール部１６を
面積的に余裕度があるチップ搭載領域２６に設けること
は、配線未使用域の大幅な増大をもたらす、たとえば、
第６図は本発明の他の実施例による半導体チップ２４の
搭載状態を示す斜視図である。この例では、半導体チッ
プ２４の両側にワイヤボンディングバンドＩ３が配列さ
れているとともに、これらワイヤボンディングバンド１
３は、全てチップ搭載領域２６に設けられたスルーホー
ル部１６に配線１７を介して接続された構造となってい
る。したがって、半導体チップ２４の図示しない電極に
ワイヤ２５を介して電気的に接続されるチップ搭載領域
２６の周囲のワイヤボンディングバンド１３が、スルー
ホール部Ｉ６に接続されるとした場合、スルーホール部
１６がワイヤポンディングパッド１３の外側に配列され
る第７図に示される従来の構造に比較して、この実施例
の場合は、スルーホール部１６がワイヤボンディングバ
ンド１３の内側、すなわち、チップ搭載領域２６に設け
られていることから、第７図のａなる長さ、換言するな
らばスルーホール部Ｉ６の外径寸法程短くできる。この
結果、この構造によれば、半導体チップ２４の両側はそ
れぞれａ程短くなることから、ワイヤ２５の延在方向で
は、全体として２ａの長さ分短くなり、配線基板４の長
さを２ａ丈短くできることになる。したがって、４辺に
それぞれ電極が設けられる半導体チップの搭載の場合に
は、縦横それぞれ２ａ程配線パターンの寸法を小さくす
ることができることになる。換言するならば、搭載する
半導体チップの数が多くなる程配線未使用域は大きくな
り、本発明の効果は大きくなる。

つぎに、本発明の混成集積回路装置の組立について篇単
に説明する。混成集積回路装置の組立においては、第５
図に示されるようなリードフレーム３０が使用される。

リードフレーム３０は、０゜１ｍｍ　〜０．２５ｍｍの
厚さのＦｅ−Ｎｉ系合金あるいはＣｕ合金等からなる金
属板をエツチングまたは精密プレスによってパターニン
グすることによって形成される。リードフレーム３０は
複数の単位リードパターンを一方向に直列に並べた形状
となっている。単位リードパターンは、一対の平行に延
在する外枠３１と、この一対の外枠３１を連結しかつ外
枠３１に直交する方向に延在する一対の内枠３２とによ
って形成される枠３３内に形成されている。この枠３３
の中央には、矩形状のタブ（支持体）３が配設されてい
る。また、このタブ３はその四隅をタブ吊りリード３４
で支持されている。これらタブ吊りリード３４は、枠３
３の四隅に張り出した支持片３５に支持されている。

一方、前記枠３３の各外枠３１および内枠３２の内側か
らは、相互に平行となって枠３３の中央に延在する複数
のリード２が設けられている。このリード２は、前記隣
合う支持片３５間に亘って設けられた細いダム３６と交
差するパターンとなっている。そして、このダム３６に
よって各リード２はその途中を支持されている。前記ダ
ム３６は後述するレジンモールド時、溶けたレジンの流
出を阻止するダムとして作用する。また、このダム３６
の内側の片持梁状のリード部分をインナーリード３７と
呼称し、外側の部分をアウターリード３８と呼称してい
る。なお、前記外枠３１には、図示しないがガイド孔が
設けられている。このガイド孔は、リードフレーム３０
の移送や位置決め等のガイドとして利用される。なお、
前記リードフレーム３０は必要に応じて所望個所にメツ
キが施される。

つぎに、このようなリードフレーム３０に対して、第５
図の二点鎖線で示されるように、配線基板４が接合材５
を介して固定される。その後、前記配線基板４の主面に
は、第３図に示されるように、ＶＬＳＩ６．ＬＳＩ７．
ＩＣ８等の能動部品やチップ抵抗９．チップコンデンサ
１０等の受動部品が搭載される。能動部品はベアーチッ
プとなり、第４図に示されるように、接合体２７によっ
て配線基板４のチップ搭ｍｓｉ域２６に固定される。

前記接合体２７は絶縁性のものが選択されるが、仮に導
電性のものが使用されても、前記チップ搭載領域２６は
絶縁性の絶縁１１１Ｂで被われていることから、ベアー
チップである半導体チップ２４は配線基板４の配線１７
やスルーホール部１６等との電気的絶縁が確実に維持で
きることになる。

チップ抵抗９やチップコンデンサＩＯは導電性接着剤等
によってチップ抵抗用パッド部１４やチップコンデンサ
用パッド部１５に固定される。また、前記半導体チップ
２４の図示しない電極と、半導体チップ２４の周囲に配
設されたワイヤポンディングパッド１３は、第１図およ
び第４図に示されるように、導電体からなるワイヤ２５
によって電気的に接続される。

つぎに、配線基板４の周辺のワイヤポンディングパッド
１２と、インナーリード３７の先端とが、第２図に示さ
れるように、導電体からなるワイヤ２日によって電気的
に接続される。

つぎに、このようなリードフレーム３０は常用のモール
ド（トランスファモールド）技術によって、前記タブ３
．配線基板４．配線基板４に搭載された電子部品等、ワ
イヤ２８．インナーリード３７の内端部分がレジンから
なるパッケージ１で封止される。また、不要となるリー
ドフレーム部分は切断除去される。さらに、パッケージ
１から突出するリード２は成形されて、第２図に示され
るようなガルウィング型のレジンパッケージ構造の混成
集積回路装置が製造される。なお、前記パ７ケージｌは
全体でその厚さが３〜４ｍｍ程度である。

このような実施例による本発明によれば、つぎのような
効果が得られる。

（１）本発明の混成集積回路装置は、半導体チップを搭
載する配線基板領域、すなわち、チップ搭！ｌｌ！領域
に配線および配線の一部を構成するスルーホール部が設
けられ、従来使用に供されない領域が有効に利用されて
いるという効果が得られる。

（２）上記（１）により、本発明の混成集積回路装置は
、従来利用されていないチップ搭１！　８Ｎ域に、配線
やスルーホール部が設けられることによって配線できる
領域が増大するため、配線設計の自由度が高くなるとい
う効果が得られる。また、この場合、配線やスルーホー
ル部は絶縁膜で被われていることから、半導体チップと
配線等とのシヲートは防止できる。

（３）上記（１）により、本発明の混成集積回路装置は
、従来利用されていないチップ搭Ｉｌｌ域を配線に使用
することによって、電子部品を搭載しない配線基板領域
における配線未使用域が広（なり、この配線未使用域に
新たに電子部品の搭載や配線の形成が可能となって、混
成集積回路装置のさらなる多機能化、高集積化が可能と
なるという効果が得られる。

（４）上記（３）により、本発明の混成集積回路装置は
、チップ搭ｅｔａ域の有効利用によって、配線基板にお
ける配線未使用域を使用しない場合には、その分配線基
板を小さくすることができるという効果が得られる。

（５）上記（４）により、配線基板の小型化から、混成
集積回路装置の小型化が可能となるという効果が得られ
る。

（６）本発明において、半導体チップの周囲のワイヤポ
ンディングパッドがチップ搭ｌ’　６Ｍ域に設けられた
スルーホール部に配線を介して接続される構造とすれば
、ワイヤポンディングパッドの外側にスルーホール部を
設ける構造に比較して、チップ搭載領域を外れた領域に
スルーホール部形成のための領域を必要としな（なるた
め、配線パターンの縮小化が可能となり、配線基板の大
幅な小型化が達成できるという効果が得られる。

（７）上記（６）により、本発明によれば、混成集積回
路装置における回路パターンの縮小化率は、搭載する半
導体チップの数が多くなる程大きくなるという効果が得
られる。

（８）上記（１）〜（７）により、本発明によれば、混
成集積回路装置の多機能化、高集積化さらには小型化が
図れるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
は、電子部品の一つである半導体チップの搭載領域に配
線およびスルーホール部を設けたが、チップ抵抗やチッ
プコンデンサ等の他の電子部品の搭ｉｕｒ域に、配線お
よび／またはスルーホール部を設けても前記実施例同様
な効果が得られる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるリードフレームを用
いて製造する混成集積回路装置の製造技術に適用した場
合について説明したが、それに限定されるものではなく
、一般の混成集積回路装置の製造技術にも適用できる。

本発明は少なくとも配線基板に部品の搭載技術には適用
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明の混成集積回路装置は、配線基板のチップ搭１１
ｉ１域を配線有効領域として使用しているので、配線を
形成するための領域が広くなり、配線設計の自由度が高
くなるとともに、チップ搭載；■域の使用によって配線
基板に生した空領域に電子部品を搭載することによって
混成集積回路装置の多機能化、高集積化が達成でき、か
つ空領域分配線基板を小型にすることによって混成集積
回路装置の小型化が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例による混成集積回路装置の要
部を示す斜視図、 第２図は同しく混成集積回路装置の断面図、第３図は同
じく配線基板主面に搭載される電子部品の配置概要を示
す平面図、 第４図は同じく半導体チップの搭載状態を示す一部の拡
大断面図、 第５図は同じく混成集積回路装置の組立に使用されるリ
ードフレームの平面図、 第６図は本発明の他の実施例による半導体チップの搭載
状態を示す斜視図、 第７図は従来の混成集積回路装置における半導体チップ
の搭載状態を示す一部の拡大断面図である。 ｌ・・・パッケージ、２・・・リード、３・・・タブ、
４・・・配線基板、５・・・接合材、６・・・ＶＬＳ　
Ｉ、７・・・ＬＳＩ、Ｂ・・・ＩＣ１９・・・チップ抵
抗、１０・・・チップコンデンサ、１１・・・回路パタ
ーン、１２．１３・・・ワイヤポンディングパッド、１
４・・・チップ抵抗用バンド部、１５・・・チップコン
デンサ用パッド部、１６・・・スルーホール部、１７・
・・配線、１８．１９・・・絶縁膜、２０・・・下層の
配線板、２１・・・中層の配線板、２２・・・上層の配
線板、２４・・・半導体チップ、２５．２８・・・ワイ
ヤ、２６・・・チップ搭載領域、２７・・・接合体、３
０・・・リードフレーム、３工・・・外枠、３２・・・
内枠、３３・・・枠、３４・・・タブ吊りリード、３５
・・・支持片、３６・・・ダム、３７・・・インナーリ
ード、３８・・・アウターリード。

Claims (4)

【特許請求の範囲】
1. １．配線基板に電子部品を搭載してなる混成集積回路装
   置であって、前記電子部品が搭載される部分の配線基板
   領域に配線およびスルーホール部が設けられていること
   を特徴とする混成集積回路装置。
2. ２．前記配線基板の電子部品搭載領域の表面は絶縁膜で
   被われていることを特徴とする特許請求の範囲第１項記
   載の混成集積回路装置。
3. ３．配線基板に電子部品を搭載してなる混成集積回路装
   置であって、前記電子部品が搭載される部分の配線基板
   領域に配線およびスルーホール部が設けられるとともに
   、前記電子部品の電極に電気的に繋がる配線端子は前記
   電子部品搭載領域に配線として延在しかつ電子部品搭載
   領域に設けられたスルーホール部に接続されていること
   を特徴とする混成集積回路装置。
4. ４．リードフレームの支持体と、この支持体の周囲に配
   設された複数のリードと、前記支持体に固定されかつ電
   子部品を搭載した配線基板と、前記リードの内端部およ
   び支持体ならびに配線基板等を封止するパッケージとか
   らなる混成集積回路装置であって、前記電子部品が搭載
   される部分の配線基板領域に配線およびスルーホール部
   が設けられていることを特徴とする混成集積回路装置。